Перейти к содержанию

Uree

Свой
  • Публикаций

    5 225
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о Uree

  • Звание
    Знающий
  • День рождения 22.08.1975

Информация

  • Город
    Z. Gora

Посетители профиля

12 258 просмотров профиля
  1. OrCAD 17.2 Allegro

    Если речь исключительно о моделировании, то я бы просто посоветовал внимательно посмотреть на LTSpice - бесплатный симулятор, де-факто стандартный на данное время для подобных задач. Подробностей не будет, ибо сам не пользую, но уже не в одной фирме видел, что используют именно его.
  2. VTT на DDR4

    Так и понимать - при двух или менее чипах памяти на одной шине адреса терминация может и не понадобиться. Но для того, чтобы в этом убедиться очень желательно промоделить дизайн. У меня был точно один дизайн с двумя чипами DDR3 работавший без терминации, и больше чем один с одиночными чипами.
  3. Судя по названиям DEVICE Вам нужно увеличить их длину. Причем и при генерации нетлиста из схематика и в самом РСВ редакторе. Полное название должно содержать в себе всю информацию о компоненте, примерно так: R_LO_R-RESC1005L-HX_1K0_1% C_LO_R-CAPC1608N-HX_10U/10V VD-SCHOTTKY_0_R-SOD2514N-HX_BAT43WS Как видно 31 символа по умолчанию для этого не достаточно.
  4. Нужна помощь в загрузке netlist в pcb

    Да, так не сработает. Каждый футпринт в аллегро состоит из двух файлов - .dra(файл для редактирования) и .psm(сгенерированый программой). Так вот - создаются и редактируются только файлы .dra, но не они видны в РСВ при размещении компонентов, а видны только те, вторые, сгенеренные. Поэтому если менять названия, то у обоих файлов одновременно, а проще открыть нужный "исходный" .dra и сохранить с новым именем, а .psm будет сгенерен автоматически, записан и доступен для размещения в РСВ.
  5. Нужна помощь в загрузке netlist в pcb

    "КОА" случайно не русскими буквами написано? Если да, то с этим тоже могут быть проблемы. Пробелы в поле device тоже вряд ли допустимы('CAPACITOR NON-POL_0_C0402_AVX_2'), хотя точно не скажу. Точно знаю, что свойcтво "Part Number" в РСВ не передается, в отличие от "Part_Number". И совсем не вижу проблемы во второй ошибке: Symbol 'C0805_AVX' used by RefDes C18 for device 'CAP_1_C0805_AVX_10.0'... Пробелов нет, русских символов тоже, запятых так же, а ошибка все-таки есть. Непонятно, что именно ему тут не нравится.
  6. Нужна помощь в загрузке netlist в pcb

    Загляните в содержимое файла pstchip.dat, это один из файлов нетлиста. Названия primitive в нем соответствуют device в РСВ, если не ошибаюсь.
  7. Нужна помощь в загрузке netlist в pcb

    А есть полный список Device из дизайна? Не знаю как кому(и софту тоже), а мне не нравится запятая в названии девайса...
  8. зачем нужен ODB++

    ODB++ provides an intelligent, single data-structure for transferring PCB designs into fabrication, assembly and test. Формат позволяет передать намного больше информации, чем просто графику для изготовления ПП - имена цепей с их импедансами, компоненты с их свойствами и позициями для монтажа, тестпойнты и их цепи для создания ICT фикстур - все в одном.
  9. CIS в помощь - оно как раз и предназначено для организации/хранения/использования атрибутов.
  10. На основе пользовательского атрибута правильнее всего. Бывают и выводные компоненты, которые можно монтировать автоматом и паять вместе с СМД.
  11. Параметры дифф пары

    Ищите в меню операцию Resize/Respace Diff Pair. В версии 16.6(у меня) она находится в Route->Unsupported Prototypes. Какая версия у Вас и где находится эта команда не знаю, но вряд ли ее выбросили в более новых изданиях. Есть еще один способ, но не уверен, что стабильно работает: если делать Slide уже проложенной пары сменив в констрейнах ее геометрию, то зазор между трассами меняет на всей длине. Правда предварительно нужно изменить ширину трасс, если необходимо.
  12. Как правильно BOM генерировать?

    Да много чего можно, вопрос в том, что именно нужно, что именно У ВАС считается ПРАВИЛЬНЫМ? Любые данные можно вытянуть и в любой последовательности, но в .csv формате. Дальше форматирование не должно быть проблемой.
  13. А там и нет галочек для трассировки, все только по корпусам и отверстиям.
  14. Я не передаю, только для ответа включил опцию, сгенерил и открыл для проверки. А так только корпуса, плата и отверстия(мех. и эл. пины, без ВИА).
  15. А как по вашему сделаны эти скрины?:) Именно в процессе экспорта скрин настроек и скрин из вьювера получившегося СТЭПа.