Jump to content

    

vitzap

Участник
  • Content Count

    83
  • Joined

  • Last visited

Community Reputation

0 Обычный

1 Follower

About vitzap

  • Rank
    Частый гость
  • Birthday 08/18/1981

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array

Recent Profile Visitors

1078 profile views
  1. Если энергопотребление важно, обратите внимание на ПЛИС Lattice (уже советовали в данной теме). Применял MachXO2 - потребление ядра было порядка 1 мА на такте 4 МГц.
  2. Есть в природе переходы, выполняющие такую функцию. В плате квадратный вырез, в него вставляется компонент. Полосковые выводы сверху и снизу под пайку. Увы, с наскоку не получилось нагуглить название.
  3. Если используются выводы в режиме CMOS, то будет только несоответствие временных характеристик. Если LVDS и ему подобные режимы, то даже не знаю, что будет.
  4. Можете обратить внимание на серию Zynq 7000 - FPGA там Artix, но еще и микропроцессор есть.
  5. Вот эта строчка задает значение по умолчанию. Оно работает не только в симуляции, но и при инициализации fpga. signal Cnt : unsigned (3 downto 0) := (others=>'0');
  6. Сами по себе ячейки в сбросе не нуждаются - после конфигурации они "встают" в состояние по умолчанию. Другое дело, если вы используете компоненты IDELAY, SERDES и прочие аппаратные ресурсы - они требуют сброса, но его можно сгенерировать, как уже показано в третьем сверху сообщении.
  7. Я бы сказал, крайне желательно. Без резисторов будет работать, но jitter будет больше. Кстати, почему около генератора? И прочие линии от такта неплохо бы подальше отодвинуть, насколько это возможно.
  8. Отличный способ заработать себе рак кожи.
  9. Зачем городить огород, если уже есть ip-камеры? Матрица размером 1/3 дюйма (там не размер матрицы, а мифические попугаи типа размера оправы гипотетического объектива) плюс неизвестно какой объектив ничего путного не выдаст.
  10. Вы попробуйте сделать просто защелку. Скорей всего, заработает и так. Если будут глюки - задавать констрейны. Если не тянуть сигналы через большую ПЛИС (а мы не знаем, что у вас стоит), то все должно прокатить.
  11. Так так такт как таковой отсутствует - схема комбинационная. Скорей, для задания констрейнов нужно использовать set_max_delay, но я такого никогда не делал. Когда-то давно, еще на MAX7000, словил срабатывание комбинационной схемы от "иголок" (решил "срисовать" схему на 1533 серии) и больше не грешил этим.
  12. Если требования к времени установления данных после OE меньше периода тактовой частоты, тогда ой. В таком случае вам нужна комбинационная схема. Защелка описывается так: reg q; always (ale) if (ale) q = a; Именно =, а не <= Как написать констрейны для комбинационной логики, сходу не скажу.
  13. С точки зрения проектирования в ПЛИС, наилучшим решением будет использовать ALE как вход разрешения CLK, это будет работать нормально, поскольку тактовая частота ПЛИС у вас в несколько раз выше, чем у МК. always @(posedge clk) if (ale) q<=d;
  14. Спасибо за документ, я его еще не видел.
  15. ZynqMP - здорово, только микросхемы серии Ultrascale стоят существенно больше, поэтому рассматривается решение с двумя независимыми банками.