Jump to content

    

vitzap

Участник
  • Content Count

    99
  • Joined

  • Last visited

Community Reputation

0 Обычный

1 Follower

About vitzap

  • Rank
    Частый гость
  • Birthday 08/18/1981

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array

Recent Profile Visitors

1133 profile views
  1. Предположу, что за время, пока настраивается все это счастье, вполне можно ручками развести эту плату.
  2. Не должно. Откроется тогда, когда будет такт на ILA и вы нажмете Refresh Target. Скажу, что у меня тоже плата с Zynq без такта на PL, и я успешно работаю с логическим анализатором.
  3. Насколько я понимаю, никак. Да и работа PL части без инициализации проца в "реальной жизни" неосуществима - загрузкой PL занимается проц. Вы же не будете в реальном изделии грузить ПЛИС по JTAG?
  4. Для ILA не нужно независимого тактирования - ему просто нужен такт. Попробуйте после старта программы сделать Refresh Target в Hardware Manager-е. С другой стороны, если вам необходим независимый такт, то единственное решение - подать его на выводы PL.
  5. Опорная частота берется как раз с вывода PS_CLK. Автору скорей всего нужно активировать выход FCLK_CLK0: во-первых "поставить галочку", а во-вторых, выполнить в SDK код, который пишет эту "галочку" в нужный регистр. То есть пока программа не начала выполняться, такта не будет.
  6. Для саморазвития полезно и технология гибче, но неизвестно, какими временными ресурсами обладает ТС. Насколько я помню, в VisualDSP был полный набор библиотек для фильтрации, БПФ и прочей ЦОС. У Xilinx тоже есть БПФ-ядро, но надо будет разобраться, как передать данные из БПФ-ядра в процессор по AXI и т.п. детали. Все-таки осваивать FPGA проще с простых задач.
  7. Следует заметить, что Linux для zynq-7000 вовсе не обязателен. Поскольку realtime не требуется и zynq дороже Sharc-а то Sharc как вариант. И порог входа будет ниже, поскольку с FPGA опыта у вас не было. Но вы все-таки прикиньте время выполнения одной итерации алгоритма на SHARC-е - устроит ли оно вас.
  8. Результаты моделирования несколько странные. Непонятно, в каких попугаях задается длина линии передачи, поскольку на картинке №1 задержка фронта сигнала составляет около 1 нс, а если посчитать на калькуляторе D=6.6 пс/мм * 40мм = 264 нс. Однако, учитывая тот факт, что у нас две микросхемы, резисторы неплохо бы поставить после точки разветвления.
  9. Когда ячейка сетки сопоставима с размером отверстия, то лучше сделать термобарьеры (я такое видел в старом военном изделии на ТТЛ-рассыпухе).
  10. Если редкая сетка, то сетка может via зацепить одним-двумя штрихами. Смысл сетки есть, если возможен неравномерный нагрев многослойной платы, и есть риск отрывания фольги под действием сил деформации платы. Насколько я знаю, при современном техпроцессе вероятность таких вещей минимальна. Военные вроде еще делают, но у них температурный диапазон до -60 плюс термоциклирование при испытаниях.
  11. Да, вспомнил - термобарьеры в переходных отверстиях могут применяться, когда используется сетчатый полигон.
  12. Честно говоря, не припомню случаев, когда для переходного отверстия был нужен термобарьер.
  13. Кстати, есть ли подобные библиотеки для Verilog (я на этот язык не так давно переехал)? Чтоб не изобретать велосипеды.
  14. Может, перед работой выдавать эталонный тестовый сигнал, и по амплитудному детектору после суммирующего моста искать максимум амплитуды.