Jump to content

    

starley

Свой
  • Content Count

    202
  • Joined

  • Last visited

Community Reputation

0 Обычный

About starley

  • Rank
    Местный
  • Birthday 03/28/1982

Контакты

  • Сайт
    http://
  • ICQ
    131252032

Информация

  • Город
    Москва

Recent Profile Visitors

2822 profile views
  1. Здравствуйте. Меня больше проектная работа интересует. Если у вас есть какая-то конкретная задача, для решения которой не хватает ресурсов штатных специалистов - готов обсуждать. Опыт у меня большой и есть достаточно наработок. Это может вылиться в экономию для вас денег и времени, если вам окажется необходимо то, что мне уже приходилось делать, тот же PCIe, например.
  2. У меня все исходники отдельно под СКВ и скрипты для Vivado там же. Тогда сам проект хранить не нужно.
  3. Апну тему, пожалуй, поскольку появилось желание поработать ) Из новых умений: SystemVerilog и его скрещивание с C для ранней совместной разработки софта и железа.
  4. Спасибо всем за советы, действительно дело было в общих файлах. Модель DDR3 по умолчанию создавала свои временные файлы в /tmp с вытекающими из этого последствиями в виде общей памяти для разных экземляров теста...
  5. Собственно, из путей, наверное, только это: LD_LIBRARY_PATH=.; Но, поскольку, оно на текущую папку указывает, то не должно проблем создавать.
  6. Нет - из разных, даже модели в них собираю отдельно.
  7. Всем привет. А не сталкивался ли кто-нибудь с такой фишкой VCS - если запустить более одного экземпляра модели, то тест в модели начинает фиксировать ошибки, а если запускать только один экземпляр - все работает.
  8. Цитата(Doka @ Mar 22 2018, 18:48) ЕМНИП, там на синопсисе какая-то боль с dc-topo - нужны не db а некие tluplus файлы (или что-то в этом духе, было давно). Все нужно: из db берется логика и, по-видимому, задержка вентиля, из Milkyway - геометрия, tluplus, как я понял, используется для расчета задержек на роутинге. Вот, кстати, tluplus в этой библиотеке для бэкэнда и не оказалось (
  9. Цитата(Nivovod @ Mar 13 2018, 18:51) И еще добавлю. Запись в любой настроечный регистр AXI DMA, того же значения что записано в нем сейчас, приводит к прерыванию DataAbortInterrupt Я бы для начала на Chipscope смотрел, что в железе происходит. И работать на ISE 14.5 с Zynq я бы тоже не стал, больно стар он - хрен знает насколько актуальны используемые там модели этого Zynq.
  10. Цитата(vermut.42 @ Mar 1 2018, 17:23) Либо нет скановых триггеров, либо они некорректно описаны.. Нет, все нормально с библиотекой оказалось - это мой косяк с DFT был. Пока на 65 нм полет нормальный - хоть и back end, но в первом приближении синтезироваться в топографическом режиме с ним вполне возможно.
  11. Цитата(baumanets @ Mar 1 2018, 00:23) SAEDK 28 нм ищите на ftp. Спасибо за наводку. Но 28 это далекое будущее, а мне пока хочется быть ближе к реальности. Да и компилятор памяти еще нужен. А в SAEDK, я так понимаю, его нет. В принципе, я уже смог отсинтезироваться и с back-end на 65, найдя библиотеку для синтеза в недрах Milkyway. Но вот только с добавлением scan-chain возникли проблемы из серии No scan equivalent exists for cell State_reg[0] (EDFCNQD1), что наводит на мысли, что что-то с этой библиотекой не так. Поэтому мне уже даже не вся библиотека на 65 нм нужна, а только нормальные *.db файлы для нее.
  12. Цитата(Shivers @ Feb 28 2018, 12:08) Вот, к примеру https://www.eda.ncsu.edu/wiki/FreePDK45:Contents Ищите всякие free pdk, open pdk и т.д. Обычно в комплекте и стандарт селлы идут. Спасибо, даже не знал, что PDK нынче уже тоже open бывают )) Мне бы еще tsmc. P.S. Посмотрел FreePDK45. tech файл имеет явно не тот формат, который Milkyway ожидает (( Он, поди, под cadance заточен?
  13. Всем привет. Хочу поупражняться в топографическом режиме DC, а библиотек для интересующих технологий пока найти не удалось. Вдруг, кто сможет поделиться? Единственная нормальная библиотека в закромах только на 180 нм. Для библиотеки на 90 нет готовой базы Milkyway, и с импортом какие-то заморочки. А библиотека на 65 только для back-end и не содержит представлений для синтеза. Такая вот печаль...
  14. Цитата(ig_f @ Feb 6 2018, 14:59) А как на счет PCIe, DMA, GigETH? В Vivado WebPACK они доступны? Скачиваете документацию на интересующее ядро и читаете раздел: Licensing and Ordering Information. Там все сказано. Какой-то Ethernet, помнится, лиценцию требовал. Навскидку открыл 1G/2.5G Ethernet Subsystem - там: "To use the AXI Ethernet Subsystem, a AXI TEMAC license must be purchased". Про Tri-mode Ethernet Subsystem посмотрите сами. Кроме этого, на этапе выбора рекомендую учитывать наличие и состояниее драйверов для ядер. потому как это тоже сильно влияет на скорость достижения целей проекта.
  15. Я смотрел 1 и 2 Гбит/с - нормально все видно. Основное назначение таких измерений на ПЛИСах обычно состоит в том, чтобы убедиться, что с входной/выходной сигнал имеет достойный вид. В противном случае, можно очень долго безуспешно ковырять настройки трансивера, вместо того, чтобы сразу увидеть источник проблем. Кстати, эквализацию можно включать и на осциллографе, если предполагается, что работа идет на пределе возможностей канала. В общем, разумный подход, на мой взгляд, сначала оценить качество сигнала с помощью осциллографа, а потом уже подбирать параметры с помощью IBERT. Кроме этого, много полезной информации можно получить, выдавая ступень с выхода MGT (например, подавая на выход последовательность 1111100000). Ну и отдельная история - это ASIC с трансиверами. Там уже осциллограф - лучший друг ))