Jump to content

    

evgforum

Участник
  • Posts

    36
  • Joined

  • Last visited

Everything posted by evgforum


  1. а библиотечный component? как в таком случае подключать его входы и выходы к своим сигналам - через port map? можно ли так делать, а то у меня компилятор ругается, что выводы не подсоединены (cannot find map for port ...) спасибо
  2. Можно ли внутри своей рабочей entity описать компонент (component) и управлять им (входы и выходы) из этой же entity посредством сигналов, портов и проч.? Как это сделать?
  3. Я указывал при установке ActiveHDL какие библиотеки устанавливать. С ActiveHDL поставляются библиотеки всех производителей ПЛИС. Я нажимаю на панели инструментов иконку library и появляется список, в котором синим цветом много библиотек, среди них apa (Actel) - Comment: POST P&R timing simulation library for Actel Designer. Может надо как-то эту библиотеку подключить к своему проекту? Объясните, пожалуйста, как мне в своем проекте управлять памятью. Пробовал много комбинаций - на все то компилятор ругается, то Synplify - пишет: "cannot find map for port RE,WE ...", "port q is unconnected"
  4. А мне нужно этой памятью из своей entity управлять - из diagnostic. Как ее правильно описать Это не тестбенч, просто устройство такое. По поводу "entity с наименованием RAM256x9SAP" там же вроде есть в библиотеке apa.vhd - там все описано, или мне нужно как-то эту entity в своем src файле упоминать? Спасибо
  5. 1. не понимаю как я смогу писать в память, если WE,RE установлены на in: (если установить на out, то компилятор ругается) library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; use IEEE.std_logic_arith.all; entity diagnostic is port ( --Global ports --On-chip SRAM interface Data1 : in std_logic_vector(15 downto 0); Aclr1 : in std_logic; WE1 : in std_logic; RE1 : in std_logic; WClock1 : in std_logic; RClock1 : in std_logic; WAddress1 : in std_logic_vector (4 downto 0); RAddress1 : in std_logic_vector (4 downto 0); Q1 : out std_logic_vector (15 downto 0) ); end diagnostic; architecture behave of diagnostic is ----LANGUAGE SPECIFIC COMPONENTS------------------------------- component ram port (Data : in std_logic_vector (15 downto 0); Aclr : in std_logic; WE : in std_logic; RE : in std_logic; WClock : in std_logic; RClock : in std_logic; WAddress : in std_logic_vector (4 downto 0); RAddress : in std_logic_vector (4 downto 0); Q : out std_logic_vector (15 downto 0)); end component; begin R_32_16: ram port map (Data => Data1, Aclr => Aclr1, WE => WE1, WAddress => WAddress1, RE => RE1, RAddress => RAddress1, WClock => WClock1, RClock => RClock1, Q => Q1); end diagnostic; 2. Если поставить вместо ram - RAM256x9SAP, то компилятор пишет <There is no default binding for component "RAM256x9SAP">, хотя библиотеки подключены
  6. Как вы планируете организовать работу переписке? (г. Пенза)
  7. Может быть. А кто это такие? Где их можно исправить?
  8. В пункте 1: Устанавливаю путь C:\Libero\Synplify\Synplify_771B\bin А он мне красной строкой пишет, что synplify.exe не найден в каталоге C:\Libero\Synplify\Synplify_771\bin Причем отличаются пути всего лишь одной буквой В после 771 Ну я переписал каталог Synplify по новому пути - все вызывается и компилится... Может по-нормальному можно сделать?
  9. Не получается заставить совместно работать AHDL 6.2 и Actel Libero IDE 6.0 Сначала AHDL пишет, что среда не установлена, потом, что нету каких-то файлов. Подскажите, пожалуйста как заставить synplify из libero работать через AHDL.