evgforum

Понял, я так делал раньше. Теперь решил поставить компоненты-перемычки. Т.е. соединения физически нет, но на неразведенную цепь не ругается. Порт все-таки лучше смотрится.

Благодарю за ответ. Не сказал сразу, у меня около 10 блоков. При этом локальные порты питания нужны только для 2-х из них. Предложенная выше настройка влияет сразу на весь проект.

Приветствую. По умолчанию в Altium порты питания глобальные, т.е. в разных каналах названия цепей питания одинаковые. Как сделать, чтобы порты питания в разных каналах не объединялись, т.е. были локальными? При этом мне нужно использовать стандартный символ порта питания, а не просто подписать название цепи.

Отправил резюме на почту, не знаю, может уже нашли.

У всех своя "Масква". Я пеку творожную запеканку из хороших продуктов и угощаю коллег. Пицца = отрава, факт

На выходе должна получиться 8-разрядная шина с удвоенным клоком?

Большое спасибо!

Здравствуйте! Какое нужно минимальное количество слоев для платы процессорного модуля, проц: BGA-361 шаг 0,8 мм (3 питания, 1.2 Vcore+1.8 DDR+3V3 System), DDR2 (16-bit databus), FLASH (8 bit databus), внешний разъем SO-DIMM (как разъем для памяти) с выведенными интерфейсами: 200 i/o. Плата примерно 70x50 мм Подскажите навскидку плюс-минус. Хочу оценить стоимость платы, разработка серийная

Все понятно, спасибо всем за подробные разъяснения!

Не знал, что запись вида process(CLK, RST, D) begin elsif CLK'event and CLK = '1' then if D = ... sync_signal <= .... ... end if; end if; OUTPORT <= sync_signal; end process; является ошибочной и OUTPORT может измениться на спаде CLK. Ведь он должен полностью повторять сигнал sync_signal (казалось бы)

А как его правильно ставить? Сейчас его изменение строго совпадает с фронтом CLK. Вообще-то проект большой и сигнал D - выход другого триггера, одного из разрядов счетчика, т.е. должен быть синхронным. Симуляцию делаю для всего проекта. В качестве эксперимента поместил присвоение выхода внутрь условия elsif CLK..., т.е. сделал его синхронным - все работает как надо. elsif CLK'event and CLK = '1' then for i in 1 to level loop BUF(i) <= BUF(i-1); end loop; Q <= BUF(level-1); end if;

Имеется простой D-триггер (цепочка триггеров), написанный на VHDL с целью создать модуль задержки сигнала на несколько тактов (количество тактов задержки - параметр level). Ожидаю на выходе Q увидеть синхронный сигнал, меняющийся по фронту CLK, который почему-то переключается по спаду CLK (см. рисунок из Active-HDL). Что я делаю не так, у кого какие соображения? Т.е. в данном случае, как мне думается, должно быть Q = BUF(1). library IEEE; use IEEE.STD_LOGIC_1164.all; entity pipeline is generic(level: natural := 1); port( CLK : in STD_LOGIC; D : in STD_LOGIC; RST : in STD_LOGIC; Q : out STD_LOGIC; nQ : out STD_LOGIC ); end pipeline; architecture pipeline of pipeline is type dff_array is array(integer range 0 to level) of STD_LOGIC; signal BUF: dff_array; begin process(CLK, RST, D) begin if RST = '1' then for i in 1 to level loop BUF(i) <= '0'; end loop; elsif CLK'event and CLK = '1' then for i in 1 to level loop BUF(i) <= BUF(i-1); end loop; end if; BUF(0) <= D; Q <= BUF(level); nQ <= not BUF(level); end process; end pipeline; из симулятора:

Можно добавить RS-триггер, который будет разрешать работу схемы, его выход подключить к SET. На R-вход триггера подавать сигнал окончания счета. На S-вход подать сигнал с определителя фронта входного сигнала (см. рисунок, выход RISE - для возрастающего фронта, FALL - для падающего). На входе желательно поставить еще один D-триггер и оба триггера тактировать низкой частотой (или clock enable). Подробности сами можете додумать

нет, вручную ничего не ставил. Может быть непонятность возникла из-за того, что вход PLL (у компонента) называется так же, и моя цепь - CLKA или из-за того, что клок CLKA является не абсолютным, а derived. Склоняюсь к выводу что надо именно обращать внимание на PLL.GLA (derived clock) в отчете, т.к. по моей цепи CLKA отчет тайминга странный.

Имеется проект на AGLN250 с встроенной PLL. Используется только один выход PLL: GLA, он подключен к цепи CLKA - это и есть мой глобальный клок для всего проекта. В констрейне задаю CLKA, в дополнение к этому в репорте тайминг-анализатора появляется клок PLLGEN1/Core:GLA, т.е. по сути тоже самое. В листинге задержек для одинаковых путей эти два клока отличаются тем, что в GLA присутствует "Clock generation" +3.363 ns, в CLKA - отсуствует; соответственно - CLKA как правило выше на соотв. величину. Вопрос: кто знает, что это за такая "задержка" и возможно она как-то связана с синхронизацией по входной частоте PLL? Но мне подобная синхронизация не нужна, в таком случае как избавиться от этого параметра или вообще игнорировать отчет для GLA (хотя там встречаются иногда цепи, не попавшие в отчет по CLKA)?