Jump to content

    

fguy

Участник
  • Content Count

    117
  • Joined

  • Last visited

Community Reputation

0 Обычный

About fguy

  • Rank
    Частый гость

Recent Profile Visitors

891 profile views
  1. Скачал новый офлайн витис. Дистрибутив более новой сборки. Пока заметил только что при выборе чипов теперь нельзя отказаться от 7й серии - всегда будет поставлено все семейство полностью.
  2. Xilinx обновил дистрибутивы вивады и витис сегодняшним числом, но офлайн витис по прежнему не доступен.
  3. Дело в том что у меня эта ошибка с "партами" вылезала даже на новом проекте с одним штатным ядром в бд. Имхо это косяк установки - не зря на офсайте убрали полный витис, хотя и в виваде этот косяк то же есть.
  4. Сомнительно это - у меня из 7ых стоит только артикс + Zynq, MpSOC и KU - т.е. ни одно семейство не представлено полностью
  5. Я тоже столкнулся с этой ошибкой. Проект был успешно импортирован, но при последующих попытках открыть вылезала сия ошибка в н-ных количествах и развести его не получалось. Для теста создал новый проект и после повторного открытия получил те же ошибки. В нагрузку к ней идет ошибка формирования ядра в хлс. Проблема решилась только с третьей установки. Возможно еще не нужно ставить поддержку тестовых чипов (ES) - очень хотелось глянуть как выглядит версаль. На сей момент офлайн пакет витиса на сайте не раздают.
  6. HLS и вивада валят ошибками Cannot identify default part - даже с нуля созданный проект в виваде так дурит - поддержка чипа установлена - видимо косяк релиза Upd решилось переустановкой
  7. Чем дальше тем смешнее - сдк в виваде нет - совсем нет. Тепереча вивада под плис, в витис под процы. Вместо 30 Гб теперь нужно качать 60. Теперь все есть в витис - зачем оставили виваду хз.
  8. Посмотрите какие имена присваиваются этим сигналам в топе HDL wrapper для вашего BD, т.к. именно по ним идет связывание с именами в констрэйнах
  9. Крокодилы летают - нызэнько-нызэнько...
  10. А где пайплайн? Что будет во время регенерации ддр? И каким образом задается адрес в памяти? Отчет по синтезу положите сюда - обсудим если интересно...
  11. Вряд ли вам кто объяснит как с помощью "правильного описания стрима добиться pipeline трансфера" - это никак не связанные вещи. Стрим (AXI-Stream) это тип шины ввода-вывода. Пайплайн обеспечивается циклом и прагмами к этому циклу, ну и в данном примере периодом записи слов в ддр - если период будет большой, то пайплайна с берстом не будет. скажите с какой скоростью вам надо писать и какая память ддр (частота, ширина и контролер цпу или плис) и я вам скажу успеете или нет
  12. Я до недавнего времени и сам писал по старинке (как было принято в первых версиях HLS 2014) пока новый синтезатор не начал посылать. Оба варианта можно посмотреть в моем вопросе к кзаленсу https://forums.xilinx.com/t5/High-Level-Synthesis-HLS/Cycle-synthesis-error-in-Vivado-HLS-2018-2-amp-3/m-p/951573
  13. До кучи желательно понимать как все работает и не требовать какой-нибудь фантастики. Ну и стрим у вас описан мягко говоря неправильно от слова совсем - это не стрим, а хз знает что. Все ж просто - читаете из стрима в переменную и второй строкой пишите ее в память, а то что у вас в пайплайн не ляжет. Так имеет смысл делать только если стрим медленный и сброс буфера будет много быстрее чем его накопление. Ну и для ддр-а шина пошире должна быть - желательно в берст.
  14. В атаче вхдл ядра копировщика между двумя акси-мастерами (64 бит данные) с управлением по акси лайт. Читаемость кода у хлс синтезатора еще та - ну сами напросились. mem_copy.zip
  15. Код пишется под конкретную задачу - ширина и скорость входного потока данных на стриме, тип ддр-контролера - процессорный или плис и т.п.. Для ультрацинков будут свои особенности из за более широкого адреса. Фактически решение получается не в одном ядре, а в совокупности ядра на хлс и штатных ядер в блок дизайне с правильной настройкой параметров всех ядер. Код на си простой for (i = 0; i < count_word; i++) { Mem[addr++] = data; } А весь остальной "обвес" будет зависеть от ваших потребностей.