Перейти к содержанию

    

dumb

Участник
  • Публикаций

    21
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о dumb

  • Звание
    Участник
  1. Спасибо! В итоге на работе нашлась лишняя лицензия Comsol, прикинул всю структуру в нем. Попробовал посчитать в Comsol изначальную задачи про пластину и сравнить с приблизетельной формулой, пока не сходится Погляжу еще потом, может быть, ошибся в где-то в derived values...
  2. Дано: пластина (высота = h), напряжение во внутреннем прямоугольнике равно V1, напряжение по внешнему периметру равно V0. Удельное сопротивление пластины - r (можно считать что в центре потенциал распределен равномерно). Как расчитать общее сопротивление и плотность тока? Смутно пытаюсь вспомнить первый курс и интегрирование, но не получается, пните кто-нибудь в нужном направлении
  3. Цитата(loneknight88 @ May 13 2016, 21:26) Подскажите, а как можно определить наличие RF опций в kit? Есть PDK, в нем SPICE-модели базовых элементов, привычные цифровику .lib, .v и .lef. Cap tables еще. Должны быть отдельные файлы (например, краем уха слышал про S-параметры) или расширенные спайсы? Должны быть: - адекватные spice-модели транзисторов и других элементов, в том числе и шума - адекватная экстракция паразитных элементов - MIM (MOM) конденсаторы с относительно высокой удельной емкостью Дополнительно для RF очень желательно: - готовые параметризируемые ячейки спиральных индукторов - толстый верхний слой металла (опять же для индукторов) - ячейки/топологии RF-транзисторов (фиксированный набор размеров с точными моделями шума и всего остального) Все это есть в любой зарубежной технологии с опциями Analog/Mixed-Signal/RF. А так 0.18 для приемопередатчика на 1 ГГц - более чем достаточно. Главное - толковые инженеры =)
  4. Цитата(Vitaly_K @ Feb 11 2016, 12:29) Просмотрел дейта-шиты на все чипы Fractional-N PLL синтезаторов частоты от ADI (порядка двух десятков). Нет ни единого с MASH IV, абсолютно все – с MASH III (3 аккумулятора в дельта-сигма блоке). Закралась мысль, что нет смысла подниматься выше третьего порядка, - он оптимальный. Более того, мои расчёты дают такие результаты, что далее чем выше порядок, тем хуже. Прилагаю рисунки с результатами моих расчётов. Порядок IV хуже порядка III, а порядок V хуже порядка IV. Тогда я подумал, что, возможно, выигрыш появляется при малых отстройках от сигнала, и увеличил разрядность DSM аккумуляторов до 13, чтобы спуры появились в ближней зоне, в пределах всего лишь 100 кГц. Но результат тот же – четвёртый порядок проигрывает третьему (см. рисунок). Фазовый детектор я брал типа RS-триггера с идеальной линейностью. Конечно, вероятность ошибок в моих расчётах не исключается, и потому очень хотелось бы знать мнение специалистов. Сталкивался ли кто с подобным явлением, имеются ли аналогичные результаты расчётов/моделирования? Вопрос мне кажется очень важным, поскольку до сего дня принималось как аксиома: чем выше порядок, тем больший эффект. А так ли это на самом деле? В ADI на мой вопрос не ответили. Ну, то, что ADI не ответил - не удивительно =) Это примерно как написать в Los Alamos, спросить, как у них там бомба устроена =) Давно этой темой не занимался, но, навскидку, что сразу вспомнил: если порядок SDM будет слишком высоким, то петля PLL (у которой тоже ограниченный порядок - фильтр + интегратор фазы в ГУН) не сможет подавлять шум квантизации от SDM На больших отстройках сигнала, и тогда появиться дополнительный фазовый шум в выходном сигнале. Так же можно сделать не MASH, а single-loop и single-bit (или multi-bit), можно отдельно подстроить частоту среза, иногда приходится добавить цифровой джиттер для лучшей рандомизации "неудобных входов" (типа 1/2) - там везде есть свои тонкости, плюсы и минусы. Отдельная история, если вход - не DC, а модулированный сигнал (для передатчика), тогда надо учитывать полосу модуляции. Скорее всего у ADI есть проверенная архитектура, которая подходит для большинства продуктов, вот она и кочует из одного в другой.
  5. Цитата(RUSVolt @ Apr 24 2016, 09:05) Наврятли. У них не банановые страны. Скорее всего посмотрели что там в патентах, изменили топологию и может быть незначительно схему, даже вставив туда не влияющие элементы. Как в химии - добавляют какой нибудь элемент в состав, ну совсем не влияющий на свойства назначения - и всё, уже можно патентовать как другой продукт - условно говоря. А вот тут вы не правы - вскрывают-смотрят все, другое дело, что не копируют один-в-один. Тем более у приличных контор всегда есть свой отдел Failure analysis, можно заодно и на чужие решения глянуть =)
  6. Работа за рубежом

    Цитата(A. Fig Lee @ Dec 4 2014, 21:46) В Штаты самое перспективное. В Штатах H1B разыгрывают раз в году и далеко не все конторы будут с этим заморачиваться. Имхо намного проще в Европу, ну или Азия (Корея итп). Про госпрограммы я тоже не понял..
  7. Работа за рубежом

    Тополог - в смысле СБИС?
  8. Цитата(Shivers @ Jul 14 2014, 19:52) Есть мнение, что большинство мировых контор както обходится без синопсиса и каденса, либо действительно покупают однократные лицензии на сайнофф перед запуском. Очень странное мнение =))) Другое дело, что могут ограничивать базовое число token и, действительно, докупать краткосрочные лицензии на какие-то особенные опции.
  9. Какой шаг стоит в dc-sweep? Попробуйте уменьшить шаг и вывести конкретные точки на график в первом рисунке, чтобы убедиться, что именно происходит в окрестностях 900 мВ. Навскидку у вас на графике линии уж больно прямые Еще как вариант, попробуйте вместо dc sweep запустить parametric analysis, а внутри просто dc, есть ли разница? Считать дольше будет, но для такой схемы это не проблема.
  10. Чему равно Vin на втором рисунке (на аннотированной схеме), проверяли? Вы схему аннотировали после dc sweep или после отдельного моделирования с Vin=900m?
  11. Вот вам для примера (первая страница пойска в гугле по запросу "low-power 1.6 ghz pll") статья корейцев: http://tera.yonsei.ac.kr/publication/pdf/J...-II_publish.pdf Обещают 1 мВт при питании 1 В, rms джиттер около 5 пс, сделано на 65 нм. По вашим вопросам: 1. LC-осциллятор 2. Я с трудом представляю, какой должен быть шум, чтобы PLL начала такты "проглатывать". Это уже не PLL, а черте-что будет
  12. Для начала я бы поискал "Cadence tutorial" в гугле - есть очень много материалов для студентов из серии "как начать работать". По поводу конкретных вопросов можно смотреть форумы: http://www.cadence.com/Community/forums/38.aspx http://www.designers-guide.org/Forum http://www.edaboard.com/ Если есть доступ - то Cadence Online Support (support.cadence.com) В родной документации Cadence действительно есть вся информация, но для начала уж больно ее там много
  13. Цитата(hi all @ Oct 22 2013, 18:10) Разница приличная, моделирование после экстракции дает заданные 3.3 В в пике, при моделировании схематика - только 2.7 В. Вы бы сказали в двух словах, что делает схема, может кто-то что-то и посоветовал. бы.. А то если просто быстродействие упало - понятно, а вот что там с вольтами в пике - не ясно.
  14. Эта библиотека аналоговых схем доступна за отдельную плату. Вот здесь можете поискать, что там внутри: http://www.xfab.com/en/service/third-party...low/?no_cache=1
  15. Ищу подработку (дизайн ИС)

    Цитата(GreyPlus @ Jul 11 2013, 18:16) Весь аналоговый и Mixed-Signal. architecture / schematic / simulation / layout / verification / documentation / lab evaluation / failure analysis. В России это в основном Зеленоград или Москва. Там легко найдете работу. Еще чуть-чуть есть в Воронеже, немного в Питере. Естественно, почти все разработки - военный госзаказ. В Белоруссии - НТлаб, в Киеве - Мелексис. Удаленка для аналогового дизайнера - вещь сложная, лично я нигде не встречал В Европе, кстати, ведь так же: либо берут к себе контрактера онсайт, либо заключают договор с какой-то design service company о передаче разработки, но тогда начинаются вопросы о наличии софта, NDA, бесконечные confcalls итп..