one_eight_seven

Написано так, чтобы работать непонятно как, результат соотвествует Писатели вивадовского симулятора, кстати, тоже не смогли соответствовать стандарту, и меняют местами блокирующие присванивания на неблокирующие и наоборот как им заблагорассудится. Может быть и в синтезаторе они так же сделали. Поэтому, возьмите любое руководство по стилю кодирования от толковых компаний. Или прочитайте известнейшие в отрасли статьи, например, coding style that kills (http://www.sunburst-design.com/papers/CummingsSNUG2000SJ_NBA_rev1_2.pdf), и следуйте им.

ss -tulpn Возможно, сокет чем-то занят.

Вставка скановых цепей вполне может сломать работу дизайна. Я не могу ничего сказать, правильно её делали или нет, но приходилось такое ловить. А ещё я ловил подмену sdc, что явное нарушение маршрута. Ну и sta хорош настолько, насколько хороши sdc. Их, конечно, лучше проверять спайглассом, но если его нет? Также - проверка сценариев сброса. У спайгласса и меридиана видел такое, а у квесты и джаспера - нет. Сейчас может уже тоже появилось, хотя, судя по отзывам - всё ещё нет. В общем, gls, конечно, отвратительное зло, но для него есть задачи.

У Synopsys-да. У Cadence это делается на пост-синтезе. У ментора - именно memory-BIST - да, хороший. но BIST и ATPG - это настолько разные вещи, что неудобно даже подразумевать одно, когда говоришь о другом. LEC - не панацея. Он как раз не может проверить пост-синтез. Вы не видите необходимости в симуляции, но это вы правильно сказали, что вы не видите. Это не значит, что её нет. Всячески пытаются от неё уйти, я и сам бы рад, и много чего для этого делаю, но что вот делать, например, если по финансовым причинам, нет Spyglass, который поможет проверить адекватность SDC? Spyglass - тоже не даёт 100% уверенности, но количестсво проблем, которые он выгребает - колоссально. И решили его не покупать, а купить игрушку от каденса или ментора. И всё, нужно GLS. Меня то ты зачем приплёл? Я точно знаю, как продаётся то, о чём ты тут врёшь, пытаясь своей шизофазии придать вес. Так что проследуй-ка ты прямо и немного направо, вместо того, чтобы что-то объяснять.

Не совсем так. Некоторые вендоры не умеют встраивать dft и low power в rtl, и просто приходится выбирать подмножество тестов для прогона на gls А выше там товарищ погнал конечно, даже интересно, что это он ни с кем даже не попрощался.

Балабол

Software breakpoint или работа через program buffer?

Ну и шизофазия... Какая связь UVM и синхронщины/асинхронщины? Какие ограничения накладывают UVM или SystemVerilog в вашем маня-мирке, что не позволяет их использвоать для асинхронщины? Какой уход в Gate Level? наоборот - как можно больше от этого уходят, всё меньше отдавая на гейт-левел симуляцию, всё больше функционала вынося на RTL уровень. Но и здесь как UVM и SystemVerilog мешают Gate-Level'у? А вот что мешает, так это количество вентилей, очень уж ресурсозатратны эти Gate-Level. Всё больше развивают высокоуровневые генераторы тестсов и анализаторы, а им - всё-равно, на чём их исполняют - на TLM, RTL, GLS. И да, эти генераторы создают UVM-тесты.

А у экспоненты есть не для новичков?

Какое отношение этот бред имеет к тестированию и к изначальному вопросу? Про отладку никто не спрашивал.

Если вы работаете с пакетами/транзакциями/конвейерами, - то стоит. Это аналог verdi/indago, и оно больше для отладки предназначено. И, конечно, упор на post-simulation

Это же зачатки документации для Doxygen.

Об этом же и написано. Укажите размер. Размер класса нужно знать на этапе компиляции. Массив - это не указатель, вопреки распространённому мнению.

Вы можете описать, чего вы хотите? А-то вопрос по SystemVerilog на русскоязычном форуме, а в теме нет даже намёка на то, что вы хотите получить ни на SystemVerilog'е, ни на русском.

Вычисляйте localparam из paremeter'ов