Спасибо за ответы!
Поставил еще вчера, не помогло :(
Откуда задержка это понятно, вопрос был откуда такой разброс по линиям? Смотрите DAC[12] и DAC[4] на 2нс отличаются от остальных.
Вчера покопался в этом деле, промежуточный итог:
Завел M_CLK в PLL, появилась возможность минимизировать Clock Skew между внешним и внутренним клоком и "подвигать" тактовый сигнал внутри ПЛИС. С PLL Fast Model удовлетворила требованиям сразу, Slow Model нет. Собственно, если бы не было разброса такого по задержкам, то подвинув немного тактовый сигнал внутри ПЛИС можно было бы удовлетворить таймингам.
Да, еще добавил:
set_instance_assignment -name CLOCK_TO_OUTPUT_DELAY 1 -to DAC[13]
на линии с меньшей задержкой, и
set_instance_assignment -name CLOCK_TO_OUTPUT_DELAY 0 -to DAC[12]
на линии с большей задержкой. Задержки выровнялись, но всеравно разбег приличный (в медленной модели 1.2нс). К сожалению Циклон 4 поддерживает только два значения задержки в выходных ячейках. Думал всегда, что эти задержки Квартус сам настраивает.
Да, изменение выходного стандарта с 3.3V LVCMOS на 3.3V LVTTL тоже немного помогло.
Если смотреть на Multicorner Analysis то получается я пролетаю по tsetup на 1.5нс и имею запас по thold в 0.25нс, т.е. если бы не два пина которые сильно выбиваются из общей картины, то можно было бы вписаться. Почему же они в одном банке так себя ведут???
