карамболь

странно, а у меня работает ) за ответ спасибо

Здравствуйте. Есть ли возможность загрузить код (и стартануть его) в TMS320c64xx через XDS510 PCI без использования CCS ? Спасибо

спасибо, так и сделал

проблема решена

А как это сделать ?

Здравствуйте. Есть ли возможность открыть проект, созданный в версии 16.3, в более ранних версиях ? Спасибо

Спасибо. Так и сделал

Здравствуйте. Процессор tms320c6416. Пытаюсь осуществить обмен через McBSP с помощью EDMA. В предыдущей версии обмер работал через CPU. С приемом проблем не возникло. А вот с передачей не все понятно. Ситуация следующая - 1. Проинициализировал McBSP. 2. Проинициализировал EDMA. 3. Разрешил прерывания. Но передача не происходит, т.к. EDMA ждет события от McBSP, а его нет, т.к. событие генерируется при копировании из Data transmit register в Transmit shift register, а я еще ничего в Data transmit register не положил. Пришлось после инициализации EDMA сбрасывать передатчик McBSP и снова его разрешать, вот таким образом - *(int*)_MCBSP_SPCR0_ADDR &= 0xFFFEFFFF; *(int*)_MCBSP_SPCR0_ADDR |= 0x00010000; после такой конструкции, порт посылает событие в ДМА и дальше уже вся посылка отправляется автоматом. Правильный ли это подход ? Или лучше для запуска EDMA, записать первое слово в Data transmit register при помощи ЦПУ, чтобы заставить порт сгенерировать событие для EDMA ? Лично мне не очень нравится такой подход, слишком много телодвижений. С приемом все просто, разрешил порт и ДМА и жду пока все данные не скопируются, в подпрограмме обработки прерывания от EDMA их анализирую, а с передатчиком как то криво все выходит. Спасибо.

Спасибо. На следующей неделе буду в железе экспериментировать.

Здравствуйте. Использую плату Cyclone III Development Board. Возникла необходимость подключить к ПЛИС две видео камеры с выходным сигналом LVDS. Добавил в систему два модуля ALTLVDS, сигналы с камеры решил ввести на порт HSMC Port A, однако после назначения сигналов словил ошибку фиттера, что один из входных диф. клоков (а их на порту всего 2) слишком близко расположен с сигналом ENET_MDC, отказаться от сигнала ENET_MDC я не могу, т.к. эзернет тоже используется в проекте, пришлось юзать порт HSMC Port В, после нескольких попыток назначить сигналы, входные клоки назначились без ошибок, ловил только ошибки по диф. данным, но их на порту в избытке, и после некольких попыток путем математического тыка удалось назначить все сигналы и пересобрать проект. Однако возник такой вопрос, для одного входного диф. клока I/O Standard указан LVDS or 2.5 V, для положительного и отрицательного синалов, а вот для второго клока для положительного сигнала указано LVDS or 2.5 V, а для отрицательного просто 2.5 V (скрины из даташита на рисунках). Не возникнет с этим проблем ? С интефейсом LVDS впервые плотно столкнулся.

есть такой пример, при попытке открыть DDR2 для редактирование вылезает таже самая ошибка

пробовал, не помогло, я уже и квартус переставлял - безрезультатно. Причем с другими компонентами проблем нет, вот только DDR не хочет редактироваться

снёс жабу, при этом квартус и сопц билдер работает как и раньше..

пытаюсь добавить DDR2 в систему и получаю следующую ошибку - An unexpected error occurred during Edit Module: java.lang.RuntimeException: java.io.IOException: Could not get shell folder ID list При этом компонент в системе появляется, но редактирование параметров невозможно. Открывал проекты из примеров - тоже самое, запускаю СОПЦ, пробую отредактировать DDR2, появляется таже ошибка. квартус и Сопц билдер версии 9.1, операционка XP, Java самая последняя.

спасибо

а заливка конфигурации FPGA и софта через JTAG ? Или понадобится дополнительный костыль типа SFL ? Спасибо.

спасибо. Думаю, EPCS на 128 Мбит мне хватит с запасом.

для меня главное, чтобы прошивка ПЛИС и программа для НИОСа влезла. Сейчас мой POF весит около 60Мбайт, сколько места он займет в EPCS ?

за совет спасибо, правда все не так просто оказалось - мало добавить - source cycloneIII_3c120_dev_golden_top.qsf нужно еще править сам файл cycloneIII_3c120_dev_golden_top.qsf пришлось вставить в строке - set_global_assignment -name TOP_LEVEL_ENTITY golden_top название своего TOP_LEVEL_ENTITY и еще удалить строки - set_global_assignment -name VERILOG_FILE golden_top.v set_global_assignment -name TEXT_FILE backup.txt зато все пины автоматом определились ) Но все же вопрос распиновки флешки остался открытым, что если я решу в своем железе использовать другую FPGA, в какой доке брать распиновку для CFI или EPCS ?

большое спасибо. Хочу добавить, что SRAM SRAMу рознь, на альтеровской плате стоит память на 70 нсек, с такой большой производительности не добиться. А флешка у меня вообще не работает, 100 раз уже все сигналы проверил, все вроде правильно, но не работает, даже LED Flash Active не мигает, SRAM запустилась с полпинка, куда копать ума не приложу. Еще вопрос по поводу паралельной загрузки, насколько я понял у каждой ПЛИС есть определенный набор ног для подключения CFI, нашел в сети документ ep3c120.xls (Pin Information for the Cyclone® III EP3C120 Device), но информация по ножкам в этом документе не стреляет с разводкой на плате Altera Cyclon III DevBoard ? Не подскажите как называется дока, в которой описано куда цеплять загрузочную CFI Flash, я планирую хранить в ней прошивку для FPGA и грузить с нее софт Ниоса в он-чип память.

установка pipeline бриджа позволила увеличить частоту на 10 МГц, т.е. в требуемые 75 МГЦ я вписался, но хочется большего, тем более, что у многих Ниос на 120 МГц работает. Тут еще такая бяка вылезла - Type : Clock Setup: 'altpll0:inst1|altpll:altpll_component|altpll_5pj2:auto_generated|clk[2]' Slack : -2.737 ns Required Time : 125.00 MHz ( period = 8.000 ns ) Actual Time : N/A From : nios_test1:sopc_system_inst|triple_speed_ethernet_0:the_triple_speed_ethernet_0| altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|alte ra_tse_mac_control:U_MAC_CONTROL|altera_tse_register_map:U_REG|command_config[9] To : nios_test1:sopc_system_inst|triple_speed_ethernet_0:the_triple_speed_ethernet_0| altera_tse_mac:altera_tse_mac_inst|altera_tse_top_gen_host:top_gen_host_inst|alte ra_tse_top_w_fifo_10_100_1000:U_MAC_TOP|altera_tse_top_w_fifo:U_MAC|altera_tse_to p_1geth:U_GETH|altera_tse_mac_tx:U_TX|rd_3[3] From Clock : clk_50 To Clock : altpll0:inst1|altpll:altpll_component|altpll_5pj2:auto_generated|clk[2] Failed Paths : 90 Это уже слаки по 125 МГц, от которых тактируется передатчик МАС гигабитный, при это он работает, ставил заглушку, чего передаю, то и принимаю, ошибок не обнаружил, но боюсь на предельных температурах могу поиметь с этими слаками неприятности.

простите, не совсем понял. Нужно поставить pipeline бридж между ЦПУ и Tristate бриджем SRAM (у меня в данный момент 2 Tristate бриджа, отдельно для SRAM и флешки)?

а для камер, работающих по протоколу Gige Vision, кто-нибудь драйверы писал ?

развязал периферию (rs232, timer, PIO) через pipeline bridge, также добавил отдельный tristate bridge для флешки, пересобрал систему - Fmax не увеличилась. Что еще можно предпринять ? nios_test1.html

спасибо. У меня еще такая проблема с платой Altera Cyclon III DevBoard, постоянно приходится передергивать JTAG, иначе он отваливается и невозможно записать SOF в FPGA, регулярно при перетыкании вылезает сообщение, что обнаружено неизвестное устройство и с ним какие то проблемы. Это виндовские глюки ? Известно как с этим бороться ? Иногда SOF грузится нормально, но происходят проблемы при загрузке софта для Ниоса