Перейти к содержанию

    

карамболь

Участник
  • Публикаций

    153
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о карамболь

  • Звание
    Частый гость

Информация

  • Город
    Санкт-Петербург
  1. Нестандартный контрол в VS2015

    Цитата(k155la3 @ Apr 28 2017, 12:21) В примерах для студии (старые, MFC) есть релаизация контролв-кнопок самой разнообразной формы - круглые, с вырезами итп. Насколько помню, никаких рваных краев не видно. Может это ОНО ? может и оно, только найти не могу )
  2. Нестандартный контрол в VS2015

    Цитата(Daniil @ Apr 27 2017, 10:19) Совсем стандартными - не знаю такого способа. Проще всего, наверное, нарисовать сглаженную картинку с кнопками, а затем ее уже накладывать на регион. Вы первый проект все таки посмотрите - там решают почти аналогичную проблему. читаю уже, идея понятна, реализация уж больно замороченная если этих кнопок будет много
  3. Нестандартный контрол в VS2015

    Цитата(Daniil @ Apr 27 2017, 10:05) Так и должно быть, если сглаживания нет. Наглядная картинка - https://msdn.microsoft.com/en-us/library/9t...(v=vs.110).aspx т.е. стандартными средствами от этого не избавится ? Не хотелось бы сильно погружаться в дизайн и тратить уйму времени. Программа технологическая, просто хотелось немного красоты добавить )
  4. Нестандартный контрол в VS2015

    Цитата(Daniil @ Apr 27 2017, 09:27) С альфа-каналом надо играться для сглаживания. Это не поможет? https://www.codeproject.com/Articles/7944/T...Anti-Aliased-Ed не знаю поможет ли, пошел читать... сам регион кривой получается, даже если его просто черным цветом залить
  5. Нестандартный контрол в VS2015

    Здравствуйте. Понимаю, что это тема наверное уже набила оскомину ) Однако ) Создаю круглую кнопку через CreateEllipticRgn и SetWindowRgn. Все прекрасно работает, но обламывает то, что у кнопки рваные края получаются (видно ступеньки пикселов на краях), хотя прямоугольник задаю при создании кнопки 50 на 50. Можно это как-нибудь поправить ? Спасибо пысы. Вин7, визуалстудио15 winapi c++
  6. Цитата(dxp @ Feb 3 2017, 08:49) А в Vivado? С Вивадо работаю недавно, пока с особенными глюками не сталкивался, радует скорость синтеза и имплементации. Но я, в основном, с Цинком работаю, железное ядро гораздо приятней синтезируемого в плане отладки
  7. Если вас это успокоит, то в ISE тоже все не гладко )
  8. было нечто похожее... Вроде лечил чисткой проекта и удалением файлов из папки Debug, можно и всю папку грохнуть
  9. Здравствуйте. Посоветуйте отладочную плату. Нужен процессор либо микроконтроллер и Ethernet 1000. Что-нибудь недорогое и доступное (не ждать 2 месяца). Спасибо
  10. Нужна помощь по Vivado HLS

    Цитата(litv @ Feb 24 2016, 12:46) А вот тут и суть. Как бы на С время такой оптимизации не превысила время обычной работы c verilog. И тогда преимущества С окажутся не нужны. Я бы еще стал проводить время с С для скажем блока декодера какогонибудь Рида Соломона или Витерби или где то взять исходники какогонибудь телекоммуникационного стандарта. А на чистой формульной математике я думаю не в коня будет корм. Видимо вы правы и придется откатываться на Верилог. Обидно. Элементарная схема и вдруг не реализуется. Ну что казалось бы сложного ? RAM и его шина данных идет напрямую на умножители...
  11. Нужна помощь по Vivado HLS

    Цитата(litv @ Feb 24 2016, 11:43) Мне нужна максимальная и производительность и я хочу писать ее на С Тут на Veriloge пока у многих куча проблем. Ну пусть не максимальная, тут я замахнулся, конечно ) Нужен компромисс между производительностью и временем разработки. Я готов потерять процентов 20 ) Но как описать это на НLS ?
  12. Здравствуйте коллеги. Добрался наконец до HLS и сходу наткнулся на не очевидные проблемы (для меня не очевидные, видимо). Проект исключительно тестовый, с целью разобраться в новом САПРе. Суть - Хочу умножать 2 вектора поэлементно, суммировать результат и выдавать его на выход. Требуется максимальная производительность, соответственно нужно параллельно загрузить как можно больше умножителей (в кач-ве чипа Виртекс 7 с умножителями проблем нет, хватает за глаза). В Верилоге использовал 4 RAM (2 на коэффициенты и 2 на исходные данные) с шиной данных 1024, которая представляет собой вектор из 128 8-разрядных элементов, соответственно выставляю адрес и имею 256 умножений за такт. Как это описать в HLS (на Си) ? Пробовал играть с директивами (разворачивал вложенный цикл, использовал ARRAY_PARTITION для входных данных), в результате производительность выросла, но появляется соответствующее кол-во интерфейсов, а хотелось бы иметь все это добро компактно в нескольких BRAM. Но и это еще не самое печальное, при попытке разбить входные массивы с фактором 64, проект перестает синтезироваться. Как объяснить Vivado, что я от нее хочу ? Доки и читал, пробовал и так и сяк, чего то не выходит ничего. Может кто уже проходил это ? Спасибо
  13. Цитата(Maverick @ Apr 10 2014, 07:11) проверьте личку.... а можно и мне в личку отправить ? Спасибо
  14. Цитата(doom13 @ Aug 14 2015, 22:55) Спасибо, буду читать. А то я этот раздел пропустил, думал, без него прорвёмся А как всё же чтение в user space будет выглядеть - гоняем while, в нём читаем, если прочиталось обрабатываем? возьмите за пример работу с сокетами. Можете перед чтением проверить наличие данных. Все в ваших руках. Драйвер - программа не универсальная, драйвер пишется под ваш уникальный девайс