Jump to content

    

shide

Участник
  • Content Count

    141
  • Joined

  • Last visited

Community Reputation

0 Обычный

About shide

  • Rank
    Частый гость
  1. а что значит "шире шины"? почему у АРМов такая сравнительно низкая частота, ведь процы для компа давно работают на гигагерцах? а для чего тогда в АРМы ставят USB 480 Мбит/сек , когда частота АРМа порой меньше 100 Мгц?
  2. а по скорости эти два варианта (встроенный и не встроенный) не сильно разнятся? вроде как если проц напрямую обращается к контроллеру без внешних портов - то должно быть по быстрее? И, может быть, во встроенных контроллерах больше возможностей для их конфигурации (программным путем)? и вот еще- уже есть микрухи USB 3.0, в микроконтролллерах пока такой поддержки нет..
  3. Мучает вопрос. собираюсь начать изучать АРМы.но вот не пойму, для чего нужны встроенные контроллеры интерфейсов (USB например), когда можно взять микроконтроллер попроще, и внешний контроллер интерфейса (например PDIusb) ? заранее спасибо, просьба не смеяться
  4. здравствуйте. такой вопрос. имеется плата 100х160 (стандарт для евромеханики). у нее снизу и сверху (сторона которая 160) имеется по разъему на самом краю, высота разъема 8,5 мм. войдет ли эта плата в станцию, или эти разъемы упрутся в направляющие?
  5. кстати, щас добавил output buffer , пропустил через него этот выходной клок, теперь он вот чего пишет: Warning: PLL "pll125:pll125_1|altpll:altpll_component|pll125_altpll:auto_generated|pll1" output port clk[0] feeds output pin "a_iobuf_out_rus:tx|obufa" via non-dedicated routing -- jitter performance depends on switching rate of other design elements. Use PLL dedicated clock outputs to ensure jitter performance то есть, получается, на какой пин я подаю сигнал, вообще не при чем. бред
  6. спасибо, но честно говоря я в этих постах не увидел ответа. у меня нет проблемы с разводкой платы. я просто не понимаю почему компилер ругается , несмотря на то что я вывел clk на dedicated pll output как будто ему вообще все равно, куда ни выведи, одну и ту же херню пишет
  7. ну это соблюдается. а на счет PLL - там у циклона 2 ПЛЛ даже по 5 выходов. я использую 4, и после компиляции в отчете пишет что использовано 50% PLLей и еще -прошу прощения- у меня 2 используется во внутренней логике, а 2 на выход, но только один из этих двух я подаю на PLL CLKout
  8. ох боюсь если выкинуть, компилироваться не будет. я вот думаю, мож где то еще надо установки задавать, что мол типа я хочу эту ногу использовать как PLL out, а не как User IO пин?хотя вроде в assignment'ах этого нет
  9. ну, в проекте 1 ПЛЛ.из него выходит 4 клока вот такую хрень пишет Warning: Synthesized away the following node(s): Warning: Synthesized away the following RAM node(s): Warning (14320): Synthesized away node "flink_daq:flink_daqq|infifo:infifo1|scfifo:scfifo_component|scfifo_1661:aut o_generated|a_dpfifo_un31:dpfifo|altsyncram_6g81:FIFOram|q_b[33]" Warning: Timing-Driven Synthesis is skipped because the Classic Timing Analyzer is turned on Warning: Implemented PLL "pll125:pll125_1|altpll:altpll_component|pll125_altpll:auto_generated|pll1" as Cyclone III PLL type, but with warnings Warning: Can't achieve requested value -104.0 degrees for clock output pll125:pll125_1|altpll:altpll_component|pll125_altpll:auto_generated|wire_pll1_c lk[2] of parameter phase shift -- achieved value of -101.3 degrees Info: Implementing clock multiplication of 25, clock division of 8, and phase shift of 0 degrees (0 ps) for pll125:pll125_1|altpll:altpll_component|pll125_altpll:auto_generated|wire_pll1_c lk[0] port Info: Implementing clock multiplication of 25, clock division of 16, and phase shift of 0 degrees (0 ps) for pll125:pll125_1|altpll:altpll_component|pll125_altpll:auto_generated|wire_pll1_c lk[1] port Info: Implementing clock multiplication of 25, clock division of 8, and phase shift of -101 degrees (-2250 ps) for pll125:pll125_1|altpll:altpll_component|pll125_altpll:auto_generated|wire_pll1_c lk[2] port Info: Implementing clock multiplication of 25, clock division of 16, and phase shift of -158 degrees (-7000 ps) for pll125:pll125_1|altpll:altpll_component|pll125_altpll:auto_generated|wire_pll1_c lk[3] port Warning: Feature LogicLock is only available with a valid subscription license. Please purchase a software subscription to gain full access to this feature. Warning: Some pins have incomplete I/O assignments. Refer to the I/O Assignment Warnings report for details Warning: Ignoring invalid fast I/O register assignments. See the Ignored Assignments panel in the Fitter Compilation Report for more information. Warning: PLL "pll125:pll125_1|altpll:altpll_component|pll125_altpll:auto_generated|pll1" output port clk[0] feeds output pin "gclk~output" via non-dedicated routing -- jitter performance depends on switching rate of other design elements. Use PLL dedicated clock outputs to ensure jitter performance Warning: PLL "pll125:pll125_1|altpll:altpll_component|pll125_altpll:auto_generated|pll1" output port clk[2] feeds output pin "hclk~output" via non-dedicated routing -- jitter performance depends on switching rate of other design elements. Use PLL dedicated clock outputs to ensure jitter performance Warning: Ignored locations or region assignments to the following nodes Warning: Node "det[0]" is assigned to location or region, but does not exist in design Warning: Node "det[10]" is assigned to location or region, but does not exist in design Warning: Node "det[11]" is assigned to location or region, but does not exist in design Warning: Node "det[12]" is assigned to location or region, but does not exist in design Warning: Node "det[13]" is assigned to location or region, but does not exist in design Warning: Node "det[14]" is assigned to location or region, but does not exist in design Warning: Node "det[15]" is assigned to location or region, but does not exist in design Warning: Node "det[1]" is assigned to location or region, but does not exist in design Warning: Node "det[2]" is assigned to location or region, but does not exist in design Warning: Node "det[3]" is assigned to location or region, but does not exist in design Warning: Node "det[4]" is assigned to location or region, but does not exist in design Warning: Node "det[5]" is assigned to location or region, but does not exist in design Warning: Node "det[6]" is assigned to location or region, but does not exist in design Warning: Node "det[7]" is assigned to location or region, but does not exist in design Warning: Node "det[8]" is assigned to location or region, but does not exist in design Warning: Node "det[9]" is assigned to location or region, but does not exist in design Warning: Found invalid Fitter assignments. See the Ignored Assignments panel in the Fitter Compilation Report for more information. Warning: Clock latency analysis for PLL offsets is supported for the current device family, but is not enabled Warning: Found pins functioning as undefined clocks and/or memory enables Info: Assuming node "rclk" is an undefined clock Warning: Found 9 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew Info: Detected ripple clock "ovf_err" as buffer Info: Detected ripple clock "memory:h_memory|ref_cnt[8]" as buffer Info: Detected ripple clock "cnt_24b" as buffer Info: Detected ripple clock "memory:h_memory|init_rqt" as buffer Info: Detected gated clock "flink_daq:flink_daqq|io_addr_fr" as buffer Info: Detected ripple clock "flink_daq:flink_daqq|iowr" as buffer Info: Detected ripple clock "kick" as buffer Info: Detected ripple clock "flink_daq:flink_daqq|iowr_addr_fr" as buffer Info: Detected ripple clock "flink_daq:flink_daqq|iord_addr_fr" as buffer Warning: Can't achieve timing requirement Clock Setup: 'pll125:pll125_1|altpll:altpll_component|pll125_altpll:auto_generated|wire_pl l1_clk[3]' along 676 path(s). See Report window for details. Warning: Can't achieve timing requirement Clock Setup: 'refclk' along 6 path(s). See Report window for details.
  10. в общем, с ПЛЛ выходит 4 клока, три из них используются во внутренней логике, один идет на dedicated выход (с PLL сразу на output), а в pin planner я уже это аутпут пустил на CLK_PLLout клок на ПЛЛ заводится тоэже через dedicated вход
  11. здравствуйте. вывел клок на Циклоне 3 через dedicated выход - PLL CLKout, но все равно компилятор ругается Warning: PLL "pll125:pll125_1|altpll:altpll_component|pll125_altpll:auto_generated|pll1" output port clk[0] feeds output pin "gclk~output" via non-dedicated routing -- jitter performance depends on switching rate of other design elements. Use PLL dedicated clock outputs to ensure jitter performance чего ему еще надо? всё облазил не вижу нигде ничего больше в настройках
  12. Здравствуйте. треба написать проект для работы Циклона III с DDR2. такая проблема. запускаю MegaWizard,выбираю мегафункцию DDR, делаю необходимые настройки, а генериться она не хочет, вот что пишет при генерации: Error: Europa generation failed. STDOUT: STDERR: Can't locate write_ddr_phy_afi_wrapper.pm in @INC (@INC contains: C:/altera/91/quartus/sopc_builder/bin/perl_lib C:/altera/91/quartus/sopc_builder/bin/europa C:/altera/91/quartus/sopc_builder/bin D:/>8 4>:C<5=BK/Altera files/52G0=>2A:89/DDR2/prob/europa_temp s:/tools/perl/site-lib .) at D:\Мои документы\Altera files\DDR2\prob\europa_temp\stub819270851558747359.pm line 5. BEGIN failed--compilation aborted at D:\Мои документы\Altera files\DDR2\prob\europa_temp\stub819270851558747359.pm line 5. Error: GenerateSim: Could not move D:\Мои документы\Altera files\DDR2\prob\contr_mem_model.vhd to D:\Мои документы\Altera files\DDR2\prob\testbench\contr_mem_model.vhd И в итоге- Generation failed. он там чето пишет про Sopc builder, но при чем он здесь, когда я им не пользуюсь?
  13. всем привет. ломаю голову-как сделать монтажный чертеж нижней стороны ПП в Оркаде, ведь в слое Bottom Assembly всё естесственно зеркально наоборот. чтобы монажнику было удобнее и привычнее паять, может посоветуете как быть?
  14. спасибо. буду еще думать, попробую посимулировать с помощью ебис-моделей. и все-таки, в даташите говорится что диоды стоят только на User I/O пинах.