Jump to content

    

S_Hawk

Участник
  • Content Count

    36
  • Joined

  • Last visited

Community Reputation

0 Обычный

About S_Hawk

  • Rank
    Участник

Recent Profile Visitors

868 profile views
  1. Упаковать прошивку для плис

    unrar доступен в исходниках на C++
  2. Под двухмиллионный десятый Стратикс Quartus компилирует плохо и на 128ГБ, А Xeon-ы плохи тем, что память у них обычно медленная. Да и кэш L3 на новых AMD значительно прибавляет в скорости... В общем, AMD EPYC-2 должны рулить)
  3. а сколько HBM2 на борту? есть спецификации платы? или HBM2 встроена в FPGA?
  4. Подниму тему. Есть у кого-нибудь (за деньги) sata3 для Альтеры? Нужно только посекторное чтение без файловой системы, но с высокой скоростью чтения случайных блоков.
  5. Подскажите пожалуйста, как можно работать с отладочными интерфейсами ПЛИС в обход системной консоли и TCL-скриптов? Есть ли какие-нибудь библиотеки для С или С++ (для Windows), например, для обращения через JTAG к altera_virtual_jtag?
  6. т.е. сгенерированный клок после PLL будет сдвинут относительно входящего в микросхему? тогда, получается, неправильно писать create_generated_clock -name clk2 -source [get_ports {iclk}] ... т.к. clk2, который после выхода PLL не совпадет по фазе с iclk? точнее так сформулирую вопрос: есть разница в двух описаниях create_generated_clock -source {iclk} ... create_generated_clock -source {inst_pll|pll_inst|altera_pll_i|general[0].gpll~FRACTIONAL_PLL|refclkin} ... между iclk и inst_pll|pll_inst|altera_pll_i|general[0].gpll~FRACTIONAL_PLL|refclkin есть, ведь, задержка? P.S. аа... понял... т.е. временной анализатор не учитывает этих задержек, что внутри PLL, что на пути к PLL? тогда тактовую до PLL и после PLL нужно разносить в разные группы? или предпринимать дополнительные танцы для их синхронизации, что может быть нужно в Source-Synchronous Input например?
  7. (после прочтения "Synopsys Design Constraint — язык задания временных ограничений на примере Altera TimeQuest. Часть 2" вопрос возник) Развейте, плиз, мои сомнения: Если выход PLL в .sdc-файле описать через create_generated_clock -name clk2 -source [get_ports {iclk}] [get_pins {plllaltpll_componentlauto_generated|plniclk[0]}] , то при трассировке путей временной анализатор в пути нового клока не учтет задержку от входа исходного клока iclk до входа PLL и, тем самым будет вносить ошибку в расчет времянок? В отличие от использования derive_pll_clocks, который сгенерирует строку: create_generated_clock -source {plllaltpll_componentlauto_ generated|pll1linclk[0]} -name {plllaltpll_componentlauto_generated|pll1lclk[0]} {plllaltpll_ componentlauto_generated|pll1lclk[0]} и в этой строке, по идее, должна быть учтена задержка между iclk и входом PLL? Или я что-то неправильно понимаю? Т.е. вопрос, конечно, не в выборе команд, а правильности указания в create_generated_clock порта iclk вместо выхода PLL
  8. Если есть, допустим, 100 тактов, разбиваем весь входной набор на группы по 100 бит. Для каждой группы создаем сдвиговый регистр, счетчик и фифо. На каждом из 100 тактов: если крайний бит == 1, заносим значение счетчика в фифо. увеличиваем счетчик, сдвигаем регистр на 1 бит. Остается только слить все фифо вместе...
  9. на двух гигах вылетел? Тогда либо при загрузке сказать, чтобы 3 Гига для приложений использовал, либо переходить на 64 разряда (можно и на WinXP-64 - тоже работает)...
  10. Цитата(jojo @ Jun 9 2012, 11:52) С плисами проблем нет. Вот с интегрированием и чужой программой майнера придётся повозиться. Делал и то, и другое. С программой майнера возни было значительно меньше
  11. Цитата(jojo @ Jun 8 2012, 13:16) Вы меня заинтриговали, я столько не получаю ))). Пойду, склепаю макет. Пожалуй, будет сложнее интегрироваться в чужой майнер, чем посчитать хэши. Работенка на пару месяцев. только 100ГХ/с - это ~180 шт. StratixIV-230 или ~500 шт. XC6SLX150...
  12. Цитата(jojo @ Jun 5 2012, 16:20) Скажите, пожалуйста, какой экономический эффект будет от применения этих плат. Например, есть сервер на 100 Гхэш/с, сколько баксов в месяц "нагуглится"? 100 Гхэш/с - это ~ $9000 в месяц...
  13. C8 - это и есть speed grade. то, что собирается на C6 с тактовой 200, на C8 собирается на 150 МГц.
  14. на этой плате хорошо, если выжмется 10 (десять) MH/s...