Перейти к содержанию

    

Notka

Участник
  • Публикаций

    24
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о Notka

  • Звание
    Участник
  1. Мы поступили проще, просто удалили в brd эти компоненты ( уже стоящие фантомы) и загрузили находящиеся в списке не загруженных компонентов . Все стало хорошо, но интересен механизм этого " глюка", т.к. в приведенном примере это произошло с мелким пассивом, а в случае " дублирования" уже оттрассированных микросхем ( не дай Бог BGA) времени на исправление ситуации понадобится гораздо больше. :crying: Пока мы не поняли, что породило этот " глюк" и наша тех. поддержка тоже молчит.
  2. версия Аллегро 17.2 хотфикс 039. DB Doctor делали - не помогло.
  3. Всем добрый день! Сегодня столкнулись с такой загадкой. Обнаружили, что на плате существуют три пары компонентов с одинаковыми поз. обозначениями ( см. рис.), т.е. три компонента 1L20, 1L21 и 1С182 - уже размещены на плате, есть цепи к ним подключенные, но в то же время компоненты с такими же RefDes есть в списке незагруженных компонентов. Если попытаться их разместить, они грузятся на плату и так же подключены к этим же цепям. После перезагрузки нетлиста, картина осталась такой же. Пришлось удалять компоненты, уже стоящие на плате и размещать " дубликаты" из Placement. Интересен механизм возникновения такого " чуда" программы, т.к. удалить пару пассивных компонентов нет проблем, а если "продублируется" микросхема BGA, да еще когда она уже будет оттрассирована ? Хотелось бы это предупредить.
  4. Трассировку DDR я привела в пример, когда говорила об удобстве свапа в рсв, а не в схематике. Конечно, перепиновка DDR допустима только в своем банке и именно с таким разделением, как Вы пишите. Обычно между банками FPGA приходится перекидывать статические веревки, и сейчас утешает только то, что их обычно немного и количество возможных банков ограничено. Картинки "чудесного" свапа с такими веревками на FPGA у меня сейчас нет, но есть разъем в котором каждый рад - отдельный гейт в символе и допускалась перепиновка между некоторыми рядами. Что в итоге получилось на схеме видно на картинке.
  5. Проблемы задать свап между банками у нас нет, он задан и работает, а вот описанный Вами: " механизм его работы меняет номера пинов на схеме, а не названия цепей/портов к этим пинам подключенным" нас и удручает. Как я поняла, это именно принцип программы и остается только нашим разработчикам после back annotate искать все " убежавшие" из своих банков пины и ручками возвращать их на место. То-то ребята будут рады! :crying:
  6. Спасибо за совет. Но это совет официального дистрибьютера, который заинтересован в продвижении своего программного продукта. Вы считаете, что стоимость основного пакета Cadence + High Speed столь незначительна, что после элементарных действий при трассировке нам нужно или править схему руками или еще платить за дополнительные опции?!!
  7. В процессе трассировки перепиновку/swap приходится делать неоднократно ( например при трассировке DDR) и удобнее делать это в brd и потом уже окончательный результат передавать swp файлом разработчику и грузить его в схему. Как в схеме можно предугадать куда мне удобнее перекинуть эту цепь? и что значит " свап на схеме"? И как-то этот вариант еще можно реализовать, если разработчик сам и разводит плату, но если это разные люди, то к разработчику не набегаешься....
  8. Здравствуйте! Прошу прощения, если подобная тема уже существовала и я не смогла её найти... Проблема вот в чем: при swap/перепиновке цепей Cadence в схематике оставляет цепь на том же месте где она была изначально, а меняет номер пина/название цепи в в символе. Если это одногейтовый компонент - проблем нет. Если это компонент из нескольких гейтов, но перепиновка разрешена только в пределах гейта - тоже нет проблем. Проблема возникает когда компонент из нескольких гейтов и перепиновка разрешена и между гейтами тоже ( например между банками в ПЛИС, где, как правило один гейт - это один банк), в этом случае пины перемешаются между банками, что на мой взгляд напрочь уничтожит правило один гейт - один банк, и значительно усложнит работу с такой схемой. :crying: Поделитесь, пожалуйста, опытом решения данной проблемы...
  9. Горячая линия по САПР Cadence Allegro

    Спасибо, большое! да после Update to Smooth, и повторного прогона DRC,все "зазеленело"
  10. Горячая линия по САПР Cadence Allegro

    Здравствуйте! Подскажите, пожалуйста, почему после Update DRC и исправления всех ошибок DRC errors продолжает гореть красным цветом?
  11. Спасибо за семинар! Присоединяюсь к вышесказанному- информация была систематизирована,понято и интересно изложена ( лично для меня, до семинара, процесс изгтовления ГПП и ГЖПП был совершенно "черным ящиком" ( у нас они не проектируются) ,зато теперь вполне четкое представление).
  12. Спасибо, всем откликнувшимся. Жаль, что нет прецедентов изготовления плат с переменной толщиной, но, может быть это и не понадобится, надеюсь уложиться в 16 слоев.
  13. For pcbfabru Спасибо! Знакомая картинка. Искала инфу по тому материалу, который указан (FR-370HR), не нашла его диэд. константы
  14. Да, я так и поняла. Сейчас посмотрю Ваш вариант структуры повнимательнее., спасибо.