Перейти к содержанию

    

full41

Свой
  • Публикаций

    310
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о full41

  • Звание
    Местный
  • День рождения 01.05.1987

Контакты

  • Сайт
    http://
  • ICQ
    0

Информация

  • Город
    САНКТ-ПЕТЕРБУРГ
  1. swapping

    Библиотека централизована и менять не получиться. Да и нет в этом смысла. Буду в ручную править схему. Программа очень наворочена, а такие простую вещь не умеет.
  2. swapping

    Очень жаль. Придется в ручную менять.
  3. swapping

    в схеме имеем у символа data0 A1 цепь подключаемая ddr_data0 После свапинга data0 A5 подключается к ddr_data0. В Altium будет data5 A5 цепь ddr_data0 Или data0 A1 цепь ddr_data5 Такое понимает нормаконтроль при проверки
  4. swapping

    Здравствуйте, коллеги. Недавно перешел с Altium на Mentor EE, в связи со сменой компании. Сейчас занимаюсь его обучением. И столкнулся с нуждой производить swapping на процессоре, на разъеме и памяти. Когда все делаю на ПЛИС, там есть IO Designer и все хорошо. Я задал настройки swapping в библиотеке, сделал swapping на плате, начинаю переносить изменения в схему и тут происходит только изменение номера вывода(названия остаются прежние). Как я понял это такая фишка у Mentor EE. Разговаривал с разработчиками кто давно пользуется программой они сказали что это так и типа делай все вручную в схеме. Вопрос может существуют какие нибудь скрипты которые помогаю нормаль переносить название пинов и обозначение (может самих сигналов)? А то в ручную, это очень заморочено при больше 100 таких соединений. Может еще есть какие варианты.
  5. Цитата(SSN6 @ May 10 2018, 16:07) Нет, вы ошиблись. Просто решил исправить неточность. Заданный выше вопрос, насколько я понял, касался софта для 5578ТС084. Он написан на java и представляет из себя обычное десктопное приложение, в отличие от софта на 5578ТС024, который действительно частично написан на python. Сегодня посмотрел, да все написано на java
  6. Цитата(disel @ Apr 20 2018, 11:30) А софт под линкус или виндовый? Я запускал под Windows, но по исходникам он написал на python. Так что возможно и запустить под Linux/
  7. Насчет цены не скажу, так как мне она досталась бесплатно, на месяц попробовать и определиться стоит ли применять. Они предоставляют свой софт, который позволяет создавать файлы прожига и корректировать времянку для анализа в TimeQuest. Я недавно общался, программу они начинаю продавать, версия которую я получил он бета и глючная. Но сейчас они исправили. Мой проект который изначально работал на 80 МГц, в системе заработать столько на 40. Я части в кеоторых были проблемы с времянко переписал с добавлением конвеера и получилось поднять до 60. Может можно больше, но у меня времени нет, и меня такое устраивает. Также делал протокол на LVDS c PLL на частоте 125 по двум фронтам (но проект простой чисто передатчик и приемник), замкнул сам на себя на кабеле 30 см, нагрел и охладил, все работало без сбоем. Цитата(AVR @ Apr 20 2018, 10:14) Я вот одного понять не могу, как обыгрывается эта ситуация? При разводке берем самый медленный speed grade - это понятно, но за счет чего оставшаяся разница? Просто считаем, что если на оригинале запас будет 15%, то на этом кристалле запаса не будет? Так это учитывается? Знайте - я Вам люто завидую Сам мечтаю... Еще вопросы - интересует наличие встроенных SERDES для вывода на допустим 400 Мбит/с? Есть они там? А контроллер DDR2 есть? Встроенный SERDES у них нет Насчет цен не зная, я не покупал. Как раньше говорили ВЗПП-С, если будут обращения то они сделают отладочные платы. Цитата(AVR @ Apr 20 2018, 10:14) Знайте - я Вам люто завидую Сам мечтаю... Нечему завидовать. Я бы с удовольствием поработал с Stratix 10, но некто не даст
  8. Цитата(disel @ Apr 20 2018, 09:25) А откуда информация по LVDS и PLL? На выставке в Моске общался и уже успел поработать с данными кристаллами
  9. Цитата(AndreiUS @ Apr 19 2018, 16:25) Спасибо. PLL и LVDS я так понимаю там нет. LVDS и PLL там есть. Они по начинке повторяют кристалл altera EP3C16 и EP3C25. В качестве софта использовать Quartus, но файл прожига необходимо переделывать их программой. Скажу, что они медленней чем импортные аналоги, так как они сделаны по технологии 90нм. Цитата(Full41 @ Apr 20 2018, 09:15) LVDS и PLL там есть. Они по начинке повторяют кристалл altera EP3C16 и EP3C25. В качестве софта использовать Quartus, но файл прожига необходимо переделывать их программой. Скажу, что они медленней чем импортные аналоги, так как они сделаны по технологии 90нм. Да еще у них выводы 2,5В, к 3,3В не толерантны, придется ставить преобразователи. А насчет конфигураторов внешней памяти и них в наличии только однократно программируемые.
  10. Цитата(AnatolySh @ Apr 10 2018, 18:28) Спрошу в этом треде. JTAG от 5578 кроме как для заливки прошивки и использования "по прямому назначению" как-либо (типа SignalTap-a) ещё использовать можно? Вообще кто как JTAG 557х использовал? Два года назад применял в своих проектах, jtag использовал только для прошивки с помощью стандартных средств altera. Насчёт signal-Tap, пробовал но они не поддерживаю соответствую.
  11. Цитата(Koluchiy @ May 24 2017, 14:02) А Альтера обещает поддержку Win10 для этих версий Q? Говорят что с Q17, начинают тестировать на Windows 10.
  12. Цитата(Full41 @ May 17 2017, 13:25) Попробовал, но нечего вообще не случилось(( Попробовал на Quartus 17.0, эффект такой же.
  13. Цитата(_pv @ May 17 2017, 12:15) а ручками запустить "{E:/altera/15.0/quartus/../nios2eds/Nios II Command Shell.bat} make all 2>> stderr.txt" и посмотреть что именно там происходит? или хотя бы в stderr.txt заглянуть. Попробовал, но нечего вообще не случилось((
  14. Здравствуйте, Коллеги. Столкнулся тут недавно с такой проблемой. Перешёл на windows 10, начал получать ошибку при работе с блоком Altera UniPHY в QSYS(ошибка в описании). При этом ошибка встречается во всех версиях выше Quartus 14, я проверял. И проблема связана с windows 10, так как точно тот же проект на windows 7 работает без проблем. Искал решение проблемы на форуме Altera и в их библиотеки ошибок, находил похожий варианты, но решений не написано как это обойти. Может кто сталкивался? [attachment=107126:______.txt]
  15. Цитата(ambrosix @ Jan 19 2017, 16:16) Добрый день! Ковыряю альтеровскую корку Interlaken PHY IP. Скачал проект с альтеравики. Для одного трансивера с одним lane собрался проект замечательно. Но при увеличении числа корок и lanes начинает выдавать ошибку, что не может разместить всю переферию в микросхеме и предлагает выбрать микруху большего размера. При этом в репорте все выглядит нормально - ничего не выходит за рамки. Начинаю задаваться вопросом - можно ли задействовать все трансиверы, имеющиеся в альтере с помощью данной корки? Мб кто нибудь имел дело - мб я что то упускаю.... FPGA - Stratix 5SGXMA7K2F40C2, в ней 36 трансиверов в каждую сторону, но задействовать из всех не получается. Была похожая проблема. Там проблема была, в том что трансиреры используют 18 с лева и 18 с права. При инициализации необходимо что бы блок реконфигурации был один на левую сторону один на правую, а я пытался одним срузу закрыть все.