А они (параметры) не пропадают, а принимают уже вполне конкретные значения при синтезе. Нетлист - это ж принципиальная схема устройства (если по старому), а не настраиваемой модели, какие уж тут параметры?
скорее есть способ "правильной" настроки софта. Смотрите EDA Tool Settings/Simulation/More EDA Netlist Writer Settings
А так в Quartus 17 и sv можно нетлист писать.
Если бы только, а то ведь еще и требования к стабильности формы клока.
По одному фронту - важен наклон активного фронта и период. Наклон второго фронта не важен, форма строго 50/50 тоже не важна.
А по двум? :crying:
Цитата(_Ivan_33 @ Mar 6 2018, 15:20) посмотрите книгу UVM Primer - не знаю есть ли в пдф, но на амазоне всего 40 баксов, сам купил Или же есть еще репозиторий их https://github.com/rdsalemi/uvmprimer - там тоже можно поизучать пдф есть в закромах. Цитата(Mad_max @ Mar 6 2018, 10:12) Еще UVM хорошо тем, что есть удобный механизм добавления monitors с различными covergroups, coverpoints, etc. Что дает численную метрику прогресса и качества верификации модуля. А вот про covergroups, coverpoints в UVM Primer отсыл к другой книжке того же автора "I provide an introduction to covergroups in the books FPGA Simulation". Вот эту FPGA Simulation удалось найти только в виде фоток разворотов. Отправил в закрома.
Цитата(LiNED @ Feb 10 2012, 17:12) ... по одной и той же схеме САПР сразу делает нетлист и sdf, и они не вяжутся друг с другом никак. Нетлист с sdf вяжется. Они на основе одного источника - библиотеки для синтеза. Не вяжется sdf и verilog-ом библиотечных элементов. Цитата(Shivers @ Feb 10 2012, 16:05) >Failed to find matching specify timing constraint. внутри вашего модуля ао22 действительно пропущена конструкция specify - endspecify с описанием всех констрейнов (сетапов, холдов и задержек путей). Возможно, это корень обеих проблем, ведь фактически вы используете неотхарактеризованный библиотечный элемент. Данные из sdf должны замещать соответствующие им данные конструкции specify - endspecify. А если этой конструкции нет или она описана "слегка не так" как в библиотеке для синтеза, то и получите Failed to find matching specify timing constraint.
Цитата(Muscat @ Jul 4 2011, 20:08) О! Вот это кстати очень помогло бы. А это сильно влияет на оптимальность синтеза? В смысле иерархия сохраняется только в названиях юнитов и сигналов или влияет на структуру синтеза? Иерархия сохранится полностью (Аналогичные ключи есть во всех синтезаторах). А вот насколько этим урежете поле для маневра синтезатора зависит от схемы и констрейнов.
Ну, раз скрипт из примера работает, то стоило его и посмотреть Кодvlib work vlog -f compile_questa_sv.f vsim -do vsim.do -c test В команде vlog список для компиляции задается не явно, а в файле compile_questa_sv.f Смотрим его Код -lint +incdir+$OVM_HOME/src $OVM_HOME/src/ovm_pkg.sv test.sv Компилируются ДВА файла test.sv и $OVM_HOME/src/ovm_pkg.sv. Вот второй Вы и не откомпилировали. Ошибка на скриншоте об этом - не находится скомпилированный код ovm_pkg
В написании кода. Можно вместо Кодif (count == 3'b100) поставить Кодif (count[2]). Константу 3'b100 где-то хранить надо, а потом еще сравнивать. А интересует только 1 в старшем разряде. При ее появлении регистр же обнуляется, кода 3'b101 там не будет
FAQ от Actel Цитата43. # Error: couldn't open socket: invalid argument Trouble making server Check Firewall, Anti-Spyware, and Anti-Virus settings to make sure 'vish.exe' and 'vsimk.exe' are allowed to run.
