Shivers

На мой взгляд, в данной области применения излишняя экономия потребления может выйти боком. Но в данном случае я ничего не знаю про стойкость технологии шоттки vs кмоп, или на чем еще PALы делают. Но с тех пор как мы перешли с 0.5 на 0.35 и ниже, испытания на радиостойкость стали проходить с предельнодопустимым количеством отказов. Итого, я все же бы остановился на 5ти вольтах, но, может, менее потребляющей технологии. ИМХО

Смотря какие тайминги, и смотря как скорость ПЛИС. Для высоких скоростей работы я бы посоветовал делать полностью синхронный дизайн: работать по CKOUT, на все сигналы двойную синхронизацию, а только потом уже защелки. module simple_reg (CKOUT, d, nce, noe, nwe); inout [7:0] d; input nce, nwe, noe,CKOUT; reg [7:0] din_1d,din_2d, din, dout; reg nce_1d, nwe_1d, noe_1d, nce_2d, nwe_2d, noe_2d; // sync always @(posedge CLKOUT) begin nce_1d <= nce; nce_2d <= nce_1d; nwe_1d <= nwe; nwe_2d <= nwe_1d; noe_1d <= noe; noe_2d <= noe_1d; din_1d[7:0] <= d[7:0]; din_2d[7:0] <= din_1d[7:0]; end //latches always @(posedge CLKOUT) begin if(nwe_2d & ~nwe_1d) din[7:0] <= din_2d[7:0]; if(.....) dout[7:0] <= ... end assign d = (nce | noe) ? 8'hzz : dout; endmodule Так получатся наилучшие сетапы, холды и общая fmax. Но будет больше потреблять, займет больше места внутри плис и т.д. В общем, свои + и -

PCBExp Вот, к примеру: Texas Instruments PAL16R4AM в керамическом корпусе, 5ти вольтовый. Наверняка не ниже чем по 0.35мкм сделан, а то и 0.5 (0.35 вроде 3.3вольта везде). Замените россыпуху, поставите радиаторы. Дешево и сердито.

PCBExp Я не ахти какой специалист по радиостойкости, то тем не менее свой асик мы делаем по 0.18 и НЕ НИЖЕ. А кое что еще по полмикрона. Отсюда только одна рекомендация для хорошей радиостойкости - использовать FPGA, а лучше CPLD, а еще лучше PAL как можно древнее!! В идеале вообще по микронной технологии. Я бы еще свинцовые (или что там от радиации лучше всего) радиаторы предусмотрел в конструкторской части. К слову, для замены рассыпухи PALа хватит выше крыши. Вот только не знаю кто их сейчас делает, уже лет 10 не использовал.

Aleksey.z Только не забывайте добавлять синхронизацию, если понадобится использовать совместно сигналы, синхронные разным клокам. Т.е. если в формуле на вход триггера с клоком А присутствует сигнал, синхронный клоку Б, то лучше этот сигнал тоже сначала синхронизовать по клоку А, пропустив его через два D-триггера.

Пельте пожалуй и правда выход. Он перекачивает тепло с холодной стороны на горячую, главное чтобы суммарная мощность нагрева схемы не превышала его хладопроизводительности. Есть куча нюансов (читайте ссылки по пельтье выше), но идея seems to be working

Если я правильно понял автора, это PSD под солярку. Но ооочень древний )

Все зависит от схемы генератора в часах, самого резонатора, и реализации схемы включения. Участвовал в разработке часов реального времени для РС (отечественный аналог какого то там далласа). В общем, проблема была вообще завести часы, микросхема стабильно заработала запуска с 3-4. (под запуском имеется ввиду запуск в производство)

Гмм .. а uprev и dbdoctor на что? Или я чего то не понял в вопросе.

У кварцевого резонатора есть несколько резонансных частот, мод. Вроде как, основная + смежные. Чтобы часы не сбивались, к кварцу две резонансных емкости подключают; таким образом выбирается определенная частота работы. Если же, этих емкостей не поставили (в целях экономии, места, или еще по какой причине), частота может сбиваться. Там токи то - микро-, если не нано- амперы, в э/м поле вообще генерация затухнуть может

Я с такими вещами борюсь усилением внешних фильтров: емкости потолще, катушки, земли утолщить и т.д. А когда боролся с выбросами на слишком длинном PCI 33Mhz, не стесняясь паял емкости прямо на управляющие сигналы и клок. Номинал, если не запамятовал, в районе 10-50пик, запросто режет выбросы по 1-2 нс. В общем, не стоит бояться валить фронты. Тем более, если дальше PLL стоит.

Я на минусе гонял как раз асинхронный интерфейс, делал системный контроллер с одним из внешних интерфейсов - VME. Шина VME, как известно, асинхронная, но кой какие сетапы и холды у нее очень даже регулируются спецификацией. В общем, даже с учетом полностью синхронного дизайна я в эту спецификацию еле влез на полном диапазоне температур. Да, в том же контроллере был интерфейс SDRAM и FLASH, тоже вполне асинхронные. И с ними также были грабли, но не такие как с VME, на порядок проще. И, тем не менее p.s. Альтеровские пластиковые копуса вполне держат температуру. Флеш мы ставим интел, статику - альянс -это тоже пластик. Хотя, повторюсь, рабочий режим не превышал 90-95С, на 125 был только суточный прогрев без питания. p.p.s И еще, касательно флеша - главная опасность, на мой взгляд, идет на плюсе. И сгорали у нас на плюсе только высокопотребляющие микросхемы как то: dc-dc конверторы, ПЛИС и т.д. А на минусе никогда проблем не бывает - даже конденсат не страшен (лед ни разу еще ничего не коротнул). Но если испытания с циклическим нагревом-заморозкой, тогда с конденсатом бороться надо ессно

При тех же. EPC2TI отлично все грузит на минусе и плюсе, причем с первого раза - проверено анализатором. Единственный косяк был - пуллапы житага сначала 10кОм ставил, они на граничных температурах фронты заваливают. Поменял на 1кОм, стало грузиться как часы.

В дополнение к сказанному SMом любой HDL язык состоят из двух частей: -одна часть языка (команды, конструкции и т.д.), как и подразумевается, описывает электронную схему - регистры и вайры между ними, - а вторая часть описательная - нужна для тестирования и отличается принципиально тем, что до уровня железа не опускается и, как следствие, изначально не предназначена для описания схемы. Ее удел - описание внешних интерфейсов для тестируемой схемы, эмуляция обвязки т.с., дерганья тестовых наборов сигналов и т.д. Итого, сразу держите в голове, что 1) язык описания железа принципиально отличается тем, что описывая железо надо очень хорошо его представлять вживую - если у триггера асинхронный сброс, клок и данные, не надо пытаться привинтить ему второй клок, к примеру. В общем, лучше в начале даже рисовать схему на бумаге, прежде чем описывать. и 2) вы можете описывать дерганья сигналов, выводить надписи HEllow world и т.д., но должны понимать что эта часть языка только для тестов. И ни коим образом не пытаться в описании железячной схемы, к примеру, вставить (чисто поведенческую) задержку в распространении сигнала - в реальной схеме формально задержек нет, есть выход одного триггера, заведенный на вход другого. И никаких задержек. Хотя, я, может, с конца наперед забегаю. В общем, желаю удачи!

Вот и я всегда думал, что земля там роли не играет. Приемник и передатчик вообще могут быть гальванически развязаны, ключевое условие - импеданс линии 100 ом, а как эти 100 ом получатся, не важно. Можно трансформатор поставить в разрыв, можно барьерные емкости - бедет полная dc-dc развязка. Занимался этим вопросом недавно, почитайте http://focus.ti.com/lit/an/scaa062/scaa062.pdf

Советовать вообще занятие неблагодарное, тем не менее: 1. Если хотите начинать работать с ПЛИС, освойте для начала один из языков описания (Verilog HDL, VHDL, и т.д.) вкупе со средой моделирования. Так вы получите модель для заливки в ПЛИС, а также полный набор тестов, эмулирующих работу ATA, SD и DMA в вашем случае. На это уйдет от месяца до полугода в зависимости от образования, рвения, и наличия свободного времени. 2. Имея модель, можно выбрать конкретную ПЛИС, которая вместит эту самую модель и будет отвечать прочим требованиям (электрическим, механическим и т.д.). С выбранной ПЛИС можно разводить плату. 3. Отдаем плату в производство(либо травим самостоятельно), заказываем/покупаем компоненты, ну и дальше сборка/отладка и т.д. Отмечу, что пункт 1 не требует материальных вложения, и напротив - содержит в себе все 99% исследовательской работы; все остальное - работа сугубо инженерная.

Осциллографу вообще доверять не стоит на 100%. Если осциллограф цифровой (а они сейчас все цифровые), может привирать интерполяция (ее иногда полезно отключать). В общем случае - могут быт наводки на щуп, как писали выше. Поэтому обязательно следует учитывать внутреннюю емкость и индуктивность щупа - иногда они сглаживают помехи, а иногда "рисуют" лишнее.

Я не сварщик в вопросах пельтье, но кроме термоциклирования так же возможен элементарный конденсат внутри матрицы, у нас такое было. После того случая, к вопросам охлаждения с помощью пельтье мы не возвращались.

Вопрос очень относительный, думаю что сильно зависит от технологии. В моем случае (старенькая flex 10k , speed 3) это было где то +/-10ns на крайних температурах. Причем если брать, к примеру, шину c общим OE, то разброс tco отдельных разрядов также сильно различался. Фактически, разброс сильно зависим от разводки, если заполненность ПЛИС большая, то результат будет хуже.

По сути для инициализации устройства нужно только первые 4 слова в PCI CFG, из которых прописываемых от силы 4-5 бит, остальные поля можно реализовать комбинаторной схемой. Итого, надо всего лишь написать модельку PCI slave, откликающуюся только на pci cfg, и разместить в ней пару 32х разрядных регистров в качестве i/o, по смещениям, скажем 10h и 14h. Ресурсов займет это вообще мизер, циклон роскошью покажется. Теоретически, это можно и в MAX втиснуть, не то что в циклон.

Синтезатор всегда удаляет избыточность. Если нет прямых путей от reg [7:0] TR до одного из пинов микросхемы, то макс/квартус их выбросит - весь регистр, или отдельные разряды, смотря что избыточно. Это обычная проблема при заведении тестовых счетчиков при отладке, я их обычно завожу в регистровое пространство устройства, тогда синтезатор ихне выбрасывает. Либо, вывожу через & на один из неиспользуемых выводов ПЛИС. В любом случае, надо копать исходник, там обязана быть избыточность. (самому копать лень, сорри)

Раньше профессионально занимался широкими диапазонами температур. У альтеры есть рекомендации - использовать Industrial серии с самым тормозным спидфактором. Лично гонял flek10k на -75 .. +90. При +125 надо было всего лишь прогревать без напряжения, т.е. функциональность не требовалась. По опыту могу сказать, что вне штатного диапазона очень сильно плывет времянка - tco, tdu, tpd и прочее; исследовал этот вопрос в печке с анализатором. Так что, дизайн должен быть 100% синхронным. В общем, не все так страшно

Да уж, дешевле только самому двуслойку вытравить, выпилить и впаять ПЛИС в QFP корпусе. Когда то я так и сделал платку на FLEX10k =)

У меня валяются два pdf, один ATA reference manual by Seagate, а второй более серьезный Fast ATA-2 and Fast ATA Sourcebook. Еще есть в текстовом формате драфт ATA2. Если надо, залью все куда нибудь, пишите личку

Можно на выходной клок повесить емкость, пик 10-50. Как раз задержите на несколько нан. А вообще, это все чревато большой нестабильностью по питанию/температуре; надо использовать pll для таких задач.