Jump to content

    

des00

Модераторы
  • Content Count

    7546
  • Joined

  • Last visited

Posts posted by des00


  1. 5 hours ago, jenya7 said:

    проц отжирает половину ресурсов, которых в FPGA кот наплакал. если бы FPGA стоил хотя бы в 2 раза дороже чем проц и был сопоставим по ресурсам с процом, тогда да. а так он стоит в 10 раз дороже и ресурсов в 10 раз меньше.

    у меня внешний контроллер подключен к FPGA по SPI. как по мне это лучшее решение.

    если только у вас плис, очень маленькая) минимальный ниос, ЕМНИП 600 плиток, средний 1200, максимальный 1600. Правда есть любители писать КА на 100 и больше состояний, а потом усиленно их отлаживать.

    ТС, есть еще Авалон стейт секвенсер. Он весит очень мало, может быть он вас устроит по возможностям?

  2. 12 hours ago, MaratZuev said:

    Это Вы для какого Quartus-а говорите? Просмотрел 13, 15 и 16: не вижу такого!

    квартус времен когда его делали инженеры, а не индусы маркетологи https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/hb/qts/archives/quartusii_handbook_9.0.pdf

  3. 3 hours ago, Драконофф said:

    Поделитесь как правильно затактировать signal tap.  Я добавил pll в qsys,  от него wire в virtual pin, но он оптимизируется. Как это исправить?

    Quartus II Handbook  -> Verification  ->  In-System Design Debugging -> Design Debugging Using the SignalTap II Embedded Logic Analyzer

  4. 14 hours ago, another_one said:

    Вот выложил те самые не рабочие на практике исходники, они находятся в рамках общего большого проекта - топ "не рабочих" исходников исходников - TPO

    Там же скрины того что пишет оптимизатор и тополоджи мап

    https://dropmefiles.com/v6ydt

    попробовал на другом компе с вновь установленной quartus

    Подскажите пожалуйста куда посмотреть

    вы меня за прямоту извините, но

    1. Квартус же вам черным по белому пишет : опрокинут в ноль из-за замороженного порта бла-бла-бла

    2. Вы просите помочь с сорцами, но вам сложно сделать qar чтоб человек развернул ваш проект и посмотрел?

    3. Вот это вот, вам убрать не приходило в голову?

    Warning (10236): Verilog HDL Implicit Net warning at Sdram_driver.v(351): created implicit net for "ready"
    Warning (10236): Verilog HDL Implicit Net warning at Sdram_driver.v(364): created implicit net for "otrig"
    Warning (10236): Verilog HDL Implicit Net warning at star1000.v(150): created implicit net for "trig3"
    Warning (10236): Verilog HDL Implicit Net warning at TPO.v(84): created implicit net for "extrig"
    Warning (10036): Verilog HDL or VHDL warning at serial.v(48): object "cnt_2c" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at serial.v(49): object "cnt2_2c" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at serial.v(50): object "odatar2" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at serial.v(52): object "en4" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at serial.v(53): object "nas" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at serial.v(55): object "kadr_cnt" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at serial.v(64): object "cen" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at serial.v(65): object "tre" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at serial.v(68): object "tre3" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at serial.v(69): object "tre4" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at serial.v(73): object "comres_reg" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at serial.v(75): object "start" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at serial.v(76): object "cnt_p" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at serial.v(78): object "RESET_reg" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at serial.v(79): object "c_res_flag" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at serial.v(80): object "clk_cnt" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at serial.v(81): object "clk_reg" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at serial.v(82): object "start_X" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at serial.v(83): object "del_cnt" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at serial.v(84): object "CLK_ADC" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at serial.v(85): object "start_2" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at serial.v(86): object "uen" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at serial.v(88): object "clk_reg_was" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at serial.v(90): object "sendcomplt" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at serial.v(91): object "uend" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at serial.v(92): object "fsend" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at serial.v(98): object "delay_param" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at serial.v(104): object "flag_end" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at serial.v(109): object "ttw_transit" assigned a value but never read
    Warning (10230): Verilog HDL assignment warning at serial.v(55): truncated value with size 21 to match size of target (1)
    Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(351): object "ready" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(90): object "_256cnt" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(93): object "adc2_rd_en" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(94): object "adc1_rd_en" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(95): object "prev_adc1_dout" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(96): object "sdram_enable" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(97): object "sdram_wr" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(98): object "sdram_byte_en" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(99): object "sdram_adress" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(100): object "sram_dout" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(101): object "flag_sram_rd" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(102): object "rst_flag_sram_rd" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(103): object "set_flag_sram_rd" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(104): object "sram_rd_adr" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(105): object "sram_wr_adr" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(106): object "set_ack" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(150): object "parity" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(193): object "rdcnt" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(197): object "trig" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(199): object "rows" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(200): object "columns" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(202): object "nLB_Oreg" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(203): object "nUB_Oreg" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(205): object "nCS_Oreg" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(206): object "wcntofpic" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(207): object "DAT_Oreg" assigned a value but never read
    Warning (10230): Verilog HDL assignment warning at Sdram_driver.v(292): truncated value with size 32 to match size of target (8)
    Warning (10230): Verilog HDL assignment warning at Sdram_driver.v(297): truncated value with size 32 to match size of target (8)
    Warning (10230): Verilog HDL assignment warning at Sdram_driver.v(302): truncated value with size 32 to match size of target (8)
    Warning (10230): Verilog HDL assignment warning at Sdram_driver.v(307): truncated value with size 32 to match size of target (8)
    Warning (10235): Verilog HDL Always Construct warning at Sdram_driver.v(498): variable "cntof256k" is read inside the Always Construct but isn't in the Always Construct's Event Control
    Warning (10230): Verilog HDL assignment warning at Sdram_driver.v(501): truncated value with size 18 to match size of target (4)
    Warning (10240): Verilog HDL Always Construct warning at Sdram_driver.v(494): inferring latch(es) for variable "cntof256k", which holds its previous value in one or more paths through the always construct
    Warning (10030): Net "rrts" at Sdram_driver.v(40) has no driver or initial value, using a default initial value '0'
    Warning (10034): Output port "odata" at Sdram_driver.v(43) has no driver
    Warning (10034): Output port "nUB" at Sdram_driver.v(25) has no driver
    Warning (10034): Output port "nLB" at Sdram_driver.v(26) has no driver
    Warning (10034): Output port "nOE" at Sdram_driver.v(27) has no driver
    Warning (10034): Output port "request_to_serial" at Sdram_driver.v(44) has no driver
    Warning (10036): Verilog HDL or VHDL warning at star1000.v(42): object "cnttt" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at star1000.v(44): object "cnt" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at star1000.v(45): object "cntt" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at star1000.v(46): object "cnt_2c" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at star1000.v(47): object "cnt2_2c" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at star1000.v(48): object "odatar2" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at star1000.v(51): object "nas" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at star1000.v(52): object "tt_was" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at star1000.v(56): object "uclk" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at star1000.v(61): object "cen" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at star1000.v(62): object "tre" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at star1000.v(63): object "start_send" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at star1000.v(64): object "stop_send" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at star1000.v(66): object "tre2" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at star1000.v(67): object "tre3" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at star1000.v(68): object "tre4" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at star1000.v(91): object "uen" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at star1000.v(92): object "trig_was" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at star1000.v(94): object "entr" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at star1000.v(98): object "capv_param" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at star1000.v(99): object "delay_param" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at star1000.v(100): object "delay2_param" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at star1000.v(108): object "f_param" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at star1000.v(109): object "g_param" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at star1000.v(113): object "l_param" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at star1000.v(114): object "m_param" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at star1000.v(117): object "xy_tout" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at star1000.v(123): object "X_sel" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at star1000.v(125): object "cnt_clr" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at star1000.v(127): object "Y_was" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at star1000.v(131): object "ADC_DATA" assigned a value but never read
    Warning (10036): Verilog HDL or VHDL warning at star1000.v(132): object "Y_2s" assigned a value but never read
    Warning (10230): Verilog HDL assignment warning at star1000.v(599): truncated value with size 11 to match size of target (10)
    Warning (10235): Verilog HDL Always Construct warning at star1000.v(693): variable "cnt_CA" is read inside the Always Construct but isn't in the Always Construct's Event Control
    Warning (10235): Verilog HDL Always Construct warning at star1000.v(694): variable "cnt_CA" is read inside the Always Construct but isn't in the Always Construct's Event Control
    Warning (10235): Verilog HDL Always Construct warning at star1000.v(696): variable "start_conversion" is read inside the Always Construct but isn't in the Always Construct's Event Control
    Warning (10240): Verilog HDL Always Construct warning at star1000.v(690): inferring latch(es) for variable "cnt_CA", which holds its previous value in one or more paths through the always construct
    Warning (10235): Verilog HDL Always Construct warning at star1000.v(705): variable "cnt_CA" is read inside the Always Construct but isn't in the Always Construct's Event Control
    Warning (10235): Verilog HDL Always Construct warning at star1000.v(706): variable "S_ADC_DATA" is read inside the Always Construct but isn't in the Always Construct's Event Control
    Warning (10034): Output port "oreg" at star1000.v(29) has no driver
    Warning (10034): Output port "S_TRI_M1" at star1000.v(23) has no driver
    Warning (10034): Output port "S_TRI_M2" at star1000.v(24) has no driver
    Warning (10034): Output port "ramen" at star1000.v(28) has no driver

    а выбрасывает верно, ответ почему, в одном из предупреждений. Либо вы сами, либо кто-то еще, поправил/испортил сорцы. система контроля версий подскажет.

    ЗЫ. Дабы не быть голословным и поверхностным, ответ в 154 ом сообщении из 298, окна Processing, если произвести синтез вашего проекта в 9.1sp2 64 бит, для сыклона 3 пятерки

  5. 15 minutes ago, Nick_K said:

    Вдруг появятся другие варианты реализации (возможно не через структуру, но с сохранением словесного присвоения) буду благодарен. 

    вам же для синтеза, тогда только так. для моделирования можно было бы извернуться через классы или ассоциативные массивы и перечисления

  6. 3 hours ago, nice_vladi said:

    Да, это влияет. Но все равно не получался быстрый отклик. В противовес SE у редакторов типа Notepad++, SublimeText - подсветка мгновенная. Дело привычки, конечно...

    с учетом архитектуры слика, думаю это очевидно) нужна более мощная машина)

  7. 4 minutes ago, gosha-z said:

    Именно менял назначение PS_MIOxx?

    Да. При совместной отладке, я отметил что в проекте Vivado конфиурация переферии, в графическом инстансе, не соответствует плате. Как я понимаю это то, что идет в FSBL. На что мне дали ответ что без разницы что там стоит, т.к. переферия конфигурируется как надо, перед запуском линух, в убуте.

  8. ЕМНИП динамическая реконфигурация возможна. По крайней мере работал с разработчиком который конфигурировал переферию, уже после загрузки FSBL, на этапе uboot. Но деталей не знаю, не моя специализация)

  9. 36 minutes ago, Flood said:

    Давайте сделаем новую тему с переносом туда уже состоявшегося обсуждения? Тем более что ТС не возражает, и интерес есть.

    Я могу перенести куда угодно, но оформить перенос правильно только в подфоруме ПЛИС. а тема, не совсем плисовая, ближе к алгоритмике.

  10. 9 hours ago, Maverick_ said:

    des00 Вам скорее всего не ответит MIkler

    он сам наверное не в теме

    догадываюсь) сформировать я могу любой КАМ, а вот принять.....ради интереса на ките кам1024 на полосе 56-80-112 свободно работает, но так только до тех пор, пока не появляется дешевая СВЧ часть :) а вот дальше, уже интересно.

    Да и мало контрор, разработчиков IP в россии, кто может разработать качественные IP ядра и грамотно их продать, в том числе вендорам ПЛИС. Тем более по высокопроизводительному FEC) Вот и интересно кто выстрелил и с каким продуктом)

    Но это уже жуткий офтопик, мне как модератору стыдно, не удержался( больше не буду)

  11. 12 hours ago, _4afc_ said:

    А можно не писать на этом форуме слова ФПГА и РАМ? 

     

    Я вообще не понимаю о чём речь идёт и куда модератор смотрит...

    Модератор отслеживает наружения правил форума, но не используемую терминологию. Согласен, текст ТС из разряда вырвиглаз и я этого не одобряю. Но нарушения правил нет. Модератор

  12. 14 minutes ago, MIkler said:

    Приходите к нам работать. Все узнаете :)

    Поверочный кодек опубликован 3GPP. Реализация взята за основу Huawei. FPGA производители поверочные либы тоже выпустили, 

    Ну, так не интересно. Хотя бы параметры ФШ синтезаторов можете указать? Хотя бы банальный профиль по трем-пяти точкам?

    Ну и ссылку на LDPC декодер? Пишете же про вендоров, чего вам то скрываться. Он?

    https://www.xilinx.com/products/intellectual-property/ef-di-ldpc-enc-dec.html#documentation

    https://www.intel.com/content/www/us/en/programmable/documentation/ond1481066696968.html

  13. 2 minutes ago, MIkler said:

    QAM 256 с LDPC запущу вам на наших SDR. Более того модельный декодер LDPC имеет и Российские корни.

    а можно ссылку на это изделие? интересны параметры синтезаторного оборудования и LDPC кодека)

  14. 35 minutes ago, MIkler said:

    Уважаемый коллега, если у вас есть ссылка на продукт буду очень признателен увидеть это чудо LTE MIMO 2x2 40dBm c CPRI  . Более будем покупать в товарных количествах.Ну да надо пройти TS 36.104. Ушки каждый может нарисовать и на 15% КПД запустить усилитель.

    Очень интересно посмотреть.

    ну вот началось. сначала просто у кого хотя бы есть RRU внешнего исполнения с мощностью за 10Ватт, теперь уже и LTE MIMO..., дальше вобще пойдет базовая станция) Изначально речь шла о ППУ для связи такой мощности, такие ППУ в россии есть. Ктож виноват, что вы не конкретизировали свой запрос изначально?

    Судя по всему тендеры на российское 5G пошли, все ринулись туда. Сейчас массово по всей стране собирают народ. Так в москве же R&D хуавея сидит, у них, по их словам, все это разработано уже давно. Даже DPD на полосу 2 гига.

  15. 2 hours ago, LeoF said:

    Ясно. В таком случае интереса к вакансии нет.

    Спасибо.

    да рядом тоже самое объявление, только от HR специалиста этой фирмы. от 2k$  за R&D проект. Мне сложно предположить что можно серьезного сделать за месяц под ключ, если только не использовать свои старые разработки (а попросту украсть у предыдущего работодателя). Но даже в этом случае. это 2k$ не стоит

  16. 1 hour ago, Yuri_v said:

    Все возможно.

    Присылайте резюме, будем общаться.

    Спасибо за приглашение, но у меня есть работа. А пост написал что бы соискатели понимали стоимость такой проектной работы. Вот цены на SDR компоненты от конторы, что на этом собаку сьела https://www.iprium.ru/ipcores/

    А с вашими расценками, особенно на моделирование и разработку, только студентов нанимать.