Jump to content

    

sashko_g

Участник
  • Content Count

    20
  • Joined

  • Last visited

Community Reputation

0 Обычный

About sashko_g

  • Rank
    Участник

Recent Profile Visitors

540 profile views
  1. C распараллеливание фильтра более-менее понятно, но как потом вернуться на большую частоту? Допустим мне нужно 1000 мегасимволов. При двух отсчетах на символ (в идеальном мире) это тактовая 2000 МГц. Но, например, у меня есть только 125 МГц тактовой. Я распараллелил всю ЦОС на 16 потоков и работаю на 125 МГц - все отлично. На каждый такт тактовой у меня есть 16 символов, которые каким то образом нужно выдать последовательно на ЦАП. Как это сделать? Я не слышал о ЦАПах с входным мультиплексором на 16 входов, которые пробегают по этим входам на 16-ти кратной часоте. Если вы делали модулятор на 1000 мегасимволов, какую элементную базу использовали? Как делали мультиплексор для ЦАПа?
  2. Спасибо за воодушевление. Можно подробнее, какие приемы используются для достижения 1000 Мсимв/с на артиксе (если это не секретно, конечно)? Или хотя бы ключевые слова, по которым нужно искать информацию.
  3. Контекст: широкополосный модулятор с символьной скоростью, например, 100 Мсимв/с. Весь процесс вычитывания данных из источника и формирования цифрового НЧ-сигнала (помехоустойчивое кодирование, фильтрация, предыскажения) выполняется на ПЛИС. Вопросы: какие приемы используются для понижения тактовой частоты ПЛИС? Возможно ли понизить тактовую до символьной или еще ниже? Варианты решения: 1. Первое, что могу придумать, это использовать двухканальный интерполирующий ЦАП. Подаем на входы ЦАП символы I и Q на символьной частоте Fs, ЦАП сам повышает частоту дискретизации например в 8 раз, фильтрует в цифре и выдает аналоговый НЧ сигнал с гармониками на частотах кратных 8*Fs. Ну а дальше уже все понятно. Такие ЦАПы вроде бы давно уже есть: сходу нашел AD977x и DAC5688. Только что делать с фильтром приподнятого косинуса - в этих ЦАПах его кажется нет, а в ПЛИС при 1 отсчете на символ этот фильтр не сделать? Будет ли вообще данная схема работать? Кто использовал подобные ЦАП, поделитесь опытом. 2. Еще можно формировать в ПЛИС два отсчета на символ, но работать на символьной частоте парами по два отсчета. Читал, что существуют схемы распараллеливания фильтров для такой работы. Но нужен ЦАП, который может в параллель принять два символа и выдавать их последовательно (желательно еще при этом с интерполяцией хотя бы в два раза). Чувствую, что такие "ЦАПы-сериалайзеры" должны существовать в природе, но с ходу не нашел. Кто сталкивался с такими ЦАПами? 3. Точно есть проверенный вариант с работой на тактовой ПЛИС равной 1,25 от символьной. Там дискретизация сигнала 2,5 отсчета на символ, но формирующий фильтр распараллелен на две части и таким образом получается Fclk = 2,5*Fs/2 = 1,25Fs. В результате 99% логики плис работает на частоте 1,25Fs и только выходные регистры, выдающие отсчеты на ЦАП, работают на частоте 2,5Fs. Решение неплохое, но все же тактовая выше символьной и после ЦАП нужен довольной крутой ФНЧ. Если идти этим путем, то теоретически можно сделать тактовую даже ниже символьной в целое число раз, просто распараллеливая ЦОС, но выходные регистры, к сожалению, все равно работают на значительно больших частотах. 4. Совместить предыдущие варианты в некое гибридное решение. Например, два отсчета на символ с параллельной обработкой и интерполирующий ЦАП. У меня есть опыт работы с ПЛИС Artix-7, выдавить из него в сложной схеме более чем 110-120 МГц очень проблематично, в связи с этим и возникла данная тема. Возможно ли на данном ПЛИСе построить модулятор на 100 Мсимв/с или более? Или нужно брать следующие поколения: Kintex-7, Virtex-7? Если есть опыт по данной теме и вообще по теме схемотехники широкополосных модуляторов, поделитесь.
  4. Та же самая проблема. Последние два года скачать с офф. сайта Xilinx ничего нельзя. Ни помогают ни указание правильной страны, ни прокси, ни VPN. Vivado приходится качать с китайских и арабских варезных сайтов. Сейчас возникла потребность в Vivado Lab Edition. На варезниках эту версию никто не выкладывает. Прошу помощи у форума!
  5. Да, у меня в расчетах ошибка. Неправильно ввел данные в онлайн-калькулятор и ошибся на два порядка - все надо считать самому :). Джиттер в полосе 0,8МГц не 28, а 0,28пс. А это всего 0,1 градуса фазового шума. Подозрительно мало... Нужно теперь добавить еще шумы DDS, опоры и VCO, может станет побольше. Меня беспокоит, что на руках есть результаты измерения похожего синтезатора, но с меньшей частотой сравнения (порядка 100кГц) и там фазовый шум на 1000МГц был больше градуса. Может быть это из-за высокого коеф. деления выходной частоты? Буду разбираться.
  6. Почитал теорию, получается в моем случае, когда полоса петлевого фильтра (1МГц) больше половины полосы сигнала (0,8МГц),то вклад в фазовый шум от PLL определяется интегралом шумовой полки PLL до 0,8МГц. Шумовую полку PLL расчитываем по формуле: Floor = FOM + 20log(N) + 10log(Fpfd), где FOM - нормализованный шум PLL (-227 для STW81200), N = Fout/Fpfd = 1000/10,7 = 93,46; Полка получается -117,3. Интегрируем до 0,8 МГц, получаем 28,435пс, что на 1000МГц эквивалентно 10 градусам. И это не учитывая прочих составляющих фазового шума(опора, DDS, VCO). А нужно не более 6ти градусов. :( Снизить шумовую полку на 3дБ можна увеличив опору PLL в два раза, но и этого недостаточно. Кроме того, повышая опору PLL нужно расширять полосу кварцевого фильтра опоры, а кварцевые фильтры не бывают шире чем 30кГц по -3дБ.
  7. Пытаюсь посчитать требования к фазовым шумам перестраиваемой опоры для PLL в схеме предложенной microwave_spb. Допускаем, что спуры DDS мы отфильтровали и на выходе только синус опоры с фазовыми шумами TCXO и фазовыми шумами DDS. Фазовыми шумами TXCO пренебрегаем (если частота TXCO была около 10МГц, а синтезируемая опора 10,7МГц, то шумы практически не выросли), остается фазовый шум самого DDS. Рассуждаем следующим образом. Допустимый фазовый шум на частоте 1000МГц 6 градусов. На опоре 10,7МГц это эквивалентно 0,0642 градуса. Если пересчитать градусы в dBc, получаем -62dBc. Если полка фазовых шумов DDS ровная, и полоса интегрирования фазовых шумов 0,8МГц, получается, что высота полки должна быть не более -121 dBc/Hz. Если посмотреть фазовые шумы AD9102 (Figure 16), то на графиках для 10 и 12МГц практически все точки графиком значительно ниже -121dBc. Говорит ли это о том что требования к фазовому шуму выполняются или я что-то не учитываю?
  8. Так вот для чего там нужен DDS! Тогда все красиво: если DDS дает разрешение не хуже 10 Гц (а реально там доли Герца), то на 1000МГц получаем шаг 1кГц. Если опора 10,7МГц, то фильтр можно спокойно делать на 1-2МГц, а если еще отключить автокалибровку VCO, то получим быструю перестройку. Схема конечно получается не простая, но если по потреблению и стоимости она выиграет у схемы с двумя PLL, работающими поочередно, то так и будем строить.
  9. Тяжело согласиться. Когда PLL работает в режиме Integer, Fout = Fpfd*N. Шаг перестройки равен чатоте сравнения в фазовом детекторе (Fpfd). Если Fpfd равна 1кГц, как вы предлагаете, то полоса пропускания петли не может быть больше 1кГц, потому что по определению ширина петли должна быть меньше частоты сравнения в фазовом детекторе. На выходе фазового детектора находится ШИМ-сигнал, петлевой фильр выделяет его постоянную составляющую. Если частота следования импульсов в ШИМ-сигнале низкая, то и ширина фильтра должна быть низкая, чтобы выделить только пост. составляющую, а не гармоники на чатотах кратных частоте ШИМ. Если частота ШИМ (Fpfd) высокая (например 10 МГц) то ближайшая к постоянной составляющей гармоника находится на частоте 10МГц и ширину фильтра можно сделать 1-2 МГц как вы предлагаете, но тогда и шаг перестройки в режиме Integer-N будет 10Мгц. Чтобы сделать шаг перестройки меньше при высокой Fpfd и придумали Fractional-N режим. Да, в режиме Fractional-N лезут спуры на частотах кратных Fpfd, но с этим можно бороться. На данный момент картина мира у меня такая, и то, что вы говорите, в нее не укладывается. Готов признать свою неправоту, если приведете аргументы.
  10. Интуитивно мне так тоже кажется. Но вот моделирование в ADIsimPLL говорит об обратном. Создаю два одинаковых проекта с одинаковыми настройками (ADF4351, Fpfd=10MHz, Fref=10MHz, Fmin=60MHz, Fmax=1000MHz, loop bandwith = 100kHz), кроме одной: знаменатель Fractional-N делителя MOD. В одном проекте MOD=1000 (channel spacing 2,5kHz), в другом MOD=10 (channel spacing 250kHz). Графики Time Domain для обоих проектов рисует идентичные. При смене полосы фильтра графики изменяются также одинаково. Повторил эксперимент с HMC832 - результат тот же. Более того, если понизить Fpfd до 1МГц тоже ничего не меняется. Отсюда делаю вывод - на скорость перестройки частоты влияет только полоса петлевого фильтра. Такой сложный метод создания опоры (TXCO -> DDS -> LPF -> AMP -> XTAL) для PLL нужен чтобы снизить фазовые шумы? Почему нельзя просто взять TXCO на 10МГц с синусом на выходе и хорошими фазовыми шумами? Время работы на каждой частоте около 1 мс. Чем меньше из этого времени будет потрачено на перестройку - тем лучше. 10 мкс - это допустимый максимум потерь рабочего времени, который можно потратить на перестройку.
  11. Если брать две ФАПЧ, то более простой вариант это использовать ФАПЧ по очереди - пока один синтезатор работает (время работы на одной частоте более 1мс), второй перестраивается на другую частоту. За миллисекунду современный ФАПЧ легко встанет на любую частоту с высокой точностью. Коммутация производится несколькими ключами с хорошей развязкой, если у синтезатора есть функция mute, то еще проще. Только цена такой красоты - двойное энергопотребление, двойная площадь и двойная стоимость. Вообще-то чем шире полоса тем перестройка быстрее, но есть много "но" и "если": полосу нельзя увеличивать бесконечно, она должна быть меньше частоты сравнения, она должна согласовываться с параметрами VCO и charge pump. Если вы о амплитудных шумах в широкой полосе синтезатора, то они долны быть достаточно низкими, чтобы после прямой модуляции и усиления до 5Вт сигнал соотвествовал требованиям по побочным излучениям. Если о фазовых шумах самой несущей - точно еще не считал, но должны быть в пределах разумного - не более 0,5 градуса например. Несущая потом модулируется OFDM сигналом. А как влият шаг перестройки на скорость? Если шаг будет не 1кГц, а 100кГц или 1 МГц это изменит что-то принципиально?
  12. Сейчас есть синтезаторы с полосой в 13 гиг, это не проблема. Основной вопрос: перестройка на любую частоту за 10 мкс и минимальное энергопотребление.
  13. Тяжело сказать что будет со спектром после умножения на 8. Могут быть все возможные гармоники (это при условии, что после DDS выфильтрована только чистая синусоида без остатков в других зонах Найквиста и спуров нет). В таком случае нужен набор переключаемых ФНЧ. А вы можете подсказать популярные микросхемы реализующие умножение частоты с постоянным и переменным коэфициентом (если такие есть)? Поиск в интернете дал на удивление мало результатов. У Аналога умножители только на большие гиги, у остальных топ-производителей не нашел.