negiin

При оптимизации по Area проект занимает больше места, чем в 18.0. У всех такие результаты?

Да, получается единственная выгода - это уменьшение стоимости.

Правильней было бы считать не один и тот же объем логики на 100МГц и 200Мгц, а сравнивать Cyclone V GX 100МГц 100% логики Cyclone 10 GX 200МГц ~50% логики. Если оптимизировать проект на 200МГц, то он будет занимать меньше места т.к. C10 значительно быстрее, чем C V.

Только для вывоза ПЛИС Stratix 10 нужна экспортная лицензия.

Какой порядок следования бит? Если у нас синдром задается следующей формулой, то в декодер сначала поступают r[n-1],r[n-2]... или наоборот?

При конвертации файла вам нужно поставить галочку Create config data RPD. Это будет бинарный образ фрешки.

Где можно почитать про декодер со стираниями? Можно ли их использовать для итеративного декодирования?

Все нужные мне пути добавляются в set_false_path. Причем добавляются автоматически. ЦитатаThe TimeQuest Timing Analyzer automatically adds the required multicycle path, false path, and clock uncertainty constraints to analyze timing for the dedicated SERDES if you add derive_pll_clocks to your Synopsys Design Constraints (.sdc) file. Если сделать report_timing -false_path для этих путей, то видны все нужные пути.

Ошибся когда переносил min max. Сейчас попробовал сделать с использованием ALTDDIO_OUT. При этом c0_cl - клок, которым тактируется tx_inclock. Какие то каналы работают с инверсией, какие-то без. Результат зависит от компиляции. Все клоки видны в отчете. Сейчас есть только ошибка minimum pulse width на входе регистров, на которые подаются datain_h datain_l. Кодddr_clk ddr_clk_cl             (               .datain_h  (1'b1),               .datain_l  (1'b0),               .outclock  (c0_cl),               .dataout   (ClientTxClk)             ); Либо  приходится делать так: ddr_clk ddr_clk_cl             (               .datain_h  (1'b0),               .datain_l  (1'b1),               .outclock  (c0_cl),               .dataout   (ClientTxClk)             ); Кодcreate_generated_clock -name lvds_clk0 -source [get_pins {*lvds_ln_gen[0]*ddr_clk*|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel}] -invert [get_ports {LvdsTxClk[0]}] create_generated_clock -name lvds_clk1 -source [get_pins {*lvds_ln_gen[1]*ddr_clk*|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel}]  [get_ports {LvdsTxClk[1]}] create_generated_clock -name lvds_clk2 -source [get_pins {nam1.ddr_clk_cl|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel}]   [get_ports {ClientTxClk}] #Tsu Th 0.25 +0.025 extra set_output_delay  -clock [get_clocks lvds_clk0] -min -0.275ns  [get_ports *LvdsTxData[0][*]* ] set_output_delay  -clock [get_clocks lvds_clk0] -max  0.275ns  [get_ports *LvdsTxData[0][*]* ] set_output_delay  -clock [get_clocks lvds_clk1] -min -0.275ns  [get_ports *LvdsTxData[1][*]* ] set_output_delay  -clock [get_clocks lvds_clk1] -max  0.275ns  [get_ports *LvdsTxData[1][*]* ] set_output_delay  -clock [get_clocks lvds_clk2] -min -0.275ns  [ get_ports *ClientTxData[*]* ] set_output_delay  -clock [get_clocks lvds_clk2] -max  0.275ns  [ get_ports *ClientTxData[*]* ] p.s. линии данных и клока в каждом канале выровнены относительно друг друга.

Просто у меня сложилось впечатление, что задержки min max не начто не влияют. Какие бы цифры я не пробывал ставить, предупреждений нет. У внешнего приемника нет тербований как должен быть расположен клок - center-aligned или edge-aligned. Есть только тербование tsetup и thold 0.2 нс. Если я ставлю клок без инверсии, и приведенные выше задержки -0.25 0.25, что должно соответствовать edge-aligned, то не работает, точнее может работать или нет в зависимости от компиляции. Например, если добавить или убрать signaltap. Если поменять фазу на 180, то работает, вне зависимости от констрейтов.

Цитата(Flip-fl0p @ Dec 19 2017, 21:55) А как Вы определяете то, что передатчик не работает ? Какого типа приемник center-aligned или edge-aligned center-aligned tsetup и thold 0.2 нс Я принимаю данные на приемнике и они не совпадают с ожидаемым. Начинаю двигать фазу и данные появляются.

Приветствую. На ПЛИС Arria V сделал LVDS SerDes с внешней PLL, как показано на рисунке. Кроме данных на внешний выход подается тактовая частота с этой же PLL с отдельного выхода(c0-c2 для передатчика и c3 на внешный выход). Как мне описать задержки клока? Сейчас описываю примерно так Код#Делаем новый клок на выходе. create_clock -period 8.0 -name fpga_clk [get_ports fpga_clk] derive_pll_clocks create_generated_clock -source [get_pins {inst1|altpll_component|auto_generated|pll1|clk[1]}] -name ssync_tx_clk_ext [get_ports {ssync_tx_clk}] set_output_delay -clock ssync_tx_clk_ext -max -0.25 [get_ports {ssync_tx_data[*]}] set_output_delay -clock ssync_tx_clk_ext -min 0.25 [get_ports {ssync_tx_data[*]}] Но данный констрейт не влияет на работу схемы. Как бы я не задавал задержки, анализатор пишет что все хорошо, хотя схема при этом не работает.

Так же работает симулятор CVC. Раньше он был платный, но сейчас его сделали свободным. К сожалению от только под Linux. Так же он предоставляется в исходниках. Их нужно компилировать. К недостатка можно отнести отсутствие GUI. Диаграммы необходимо смотреть в свободном редакторе.

Можно ли сделать в DSE выбор лучшего проекта только по setup/hold или fmax?

Цитата(johan @ Aug 6 2015, 18:16) Одна системная по разработке и поддержке, конечно, приятнее чем куча клоков. Какие значения частот у этих 20 клоков? Меняются ли они динамически во время работы? Или все клоки это RX_CLK, от каких-то трансиверов? 150-166 MHz. Да все TX RX от трансиверов. Частоты могут динамически меняться. Интерфейсы критичны к джиттеру и ppm.