Jump to content

    

Bar

Свой
  • Content Count

    61
  • Joined

  • Last visited

Community Reputation

0 Обычный

About Bar

  • Rank
    Участник
  1. Конкретно этот дизайн я делал на плате KCU105. Там стоит PHY Marvell M88E1111 c SGMII. Из PHY выходит клок с частотой 125Mhz, который идет прямо в 1g psc_pma IP. В IP выбирается частота опорного клока. IP работало в режиме Synchronous LVDS.
  2. Привет, Я работал с этим IP. Подключался к гигабитному Ethernet PHY. Если вы используете LVDS для SGMII то ему нужен отдельный входной клок с приемника, потому что LVDS версия этого IP не умеет восстанавливать клок из данных. Такую опцию имеет только версия с гигабитными трансиверами. Пока я не завел клок с PHY тоже было большое кол-во ошибок.
  3. В свое время была подобная проблема. Я решил ее следующим образом: всем регистрам которые использовались чтобы сэмплировать асинхронный к внутреннему клоку сигнал я давал спец название типа префикса meta_. Затем написал скриптик на питоне который парсил sdf файл и удалял setup и холд ограничения для этих регистров. Таким образом метастабильное состояние игнорировалось для входных регистров, а для остальной схемы временные задержки были правильные. Возможно я конечно изобрел велосипед, но как-то по другому с бесплатным modelsim-ом не получалось.
  4. Цитата(FARSH @ Dec 3 2011, 17:55) Уважаемые коллеги стоит ли обращать внимание на вакансии этой компании деньги предлагают большие. Кто что слышал о ней реально ли такие оклады или это 20 тысяч плюс премии? И выпускают ли они на рынок что либо (ускорители например) или же это просто компания зарабатывающая от случая к случаю на НИОКРах? Как человек, работавший в этой конторе могу вам посоветовать хорошо подумать прежде чем идти туда работать. Я ушел оттуда так и не дождавшись зарплаты примерно за два месяца работы. Такая ситуация была не только у меня, но и у других сотрудников. Что касается обещанных денег, то да обещать там любят, а вот выполнять обещания не очень. Резюмируя, могу сказать что начальство этой конторы не чистоплотно в споре и расчетах.
  5. Выполняем полный цикл разработки и производства электронных устройств на заказ. Наши возможности: - составление технического задания - разработка схемотехники устройства на базе FPGA, CPLD, микроконтроллеров - конструирование печатной платы - разработка конфигурации FPGA и CPLD - разработка программы для МК - трехмерное твердотельное проектирование (совместно с разработкой печатной платы). - разработка и изготовление индивидуального корпуса устройства или подбор и доработка стандартных корпусов,изготовление панелей для установки изделия в субблоки ведущих европейских производителей(Schroff,Rittal и т.д.) - изготовление нестандартных радиаторов для компонентов печатной платы - заказ и закупка комплектующих - демонстрация заказчику печатной платы в корпусе в виде 3D модели перед окончательным изготовлением - оформление конструкторской документации - сборка и отладка устройства расположение: г. Москва e-mail: job.electronics@gmail.com
  6. Недавно запустил обмен данными по ethernet через wiznet5300. Маркировка такая же: P4FW0-160 0812 покупалась у ЭФО. Direct Mode 16 бит. Если поможет вот буквально по шагам какие регистры я пишу в wiznet после снятия резета: mr = 16'h0000; imr = 16'h70FE; shar0 = 16'h0008; shar2 = 16'hDC01; shar4 = 16'h0203; gar0 = 16'hC0A8; gar2 = 16'h0002; subr0 = 16'hFFFF; subr2 = 16'hFF00; sipr0 = 16'hC0A8; sipr2 = 16'h0003; mtyper0 = 16'h00FF; tmsr0 =16'h4000; rmsr0 =16'h4000; После этого начинает пинговаться. Все как в даташите.
  7. Читайте Appendix B в ug086, там указано какие изменения нужно внести в ucf в случае, если назначение пинов отлично от ucf сгенерированного mig -ом.
  8. Попробуйте директиву syn_useioff Из хелпа synplify: entity test is port (d : in std_logic_vector (3 downto 0); clk : in std_logic; q : out std_logc_vector (3 downto 0); attribute syn_useioff : boolean; attribute syn_useioff of q : signal is true; end test; У меня помогло, правда я на верилоге делал.
  9. Было такое, когда reset неправильно работал. То есть вначале убирался reset потом ставился и снова убирался. Как поправил это, стало стабильно определяться как high-speed.
  10. Я бы посоветовал тщательно проверить то, что все ножки земли и питания хорошо припаяны.
  11. Спрошу здесь же, чтобы не создавать новую тему. Имею все тот же преокт с микроблейз, созданный с помощью bsb, содержащий сам микроблейз и uart. Хотел сделать временное моделирование, чтобы хоть как-то убедиться в работе системы. Перенес проект в ISE, получил post-place and route simulation model. В качестве программы идет стандартная Memory Test. Надеялся увидеть при моделировании передачу по uart, но ничего не увидел. Что я мог сдлеать не так? Спасибо.
  12. avesat, спасибо за разъяснения, хотя мне кажется странным, что нельзя отмоделировать все вместе. RKOB, я поставил версию 6.2b, может действительно в этом дело. Попробую переустановить на более ранюю версию. Спасибо.
  13. Доброго дня суток. Возникла проблема при попытке создать файлы для моделирования проекта Microblaze в EDK9.2. Проект создан с помощью BSB по шагам как описано в EDK 9.2 MicroBlaze Tutorial. Проект самый простой, содержит сам mircoblaze и UART. При попытке сделать Compile Simulation Libraries, EDK просто виснет. В чем может быть дело? И второй вопрос, где должно производиться поведенческое моделирование проекта содержащего микроблейз и какут-то другую дополнительную логику? Я понял, что для моделирования в EDK проект микроблейза должен быть объявлен как top level. А если он таковым не является то как делать поведенческое моделирвоание всей FPGA содержащей микроблейз? Спасибо.
  14. Цитата(jur @ Sep 29 2007, 19:53) Во, ёлки! :-) Не даром говорится, что инженерный труд - искусство борьбы с контактами (и непропаями) ;-) Да уж, половина проблем так решается