Jump to content

    

G_A_S

Участник
  • Content Count

    296
  • Joined

  • Last visited

Community Reputation

0 Обычный

About G_A_S

  • Rank
    Местный
  • Birthday 06/30/1982

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array

Recent Profile Visitors

1720 profile views
  • fsb

  1. Доброго времени суток! Подскажите, пожалуйста, как описать правило отступа ViaStiching от дорожек, для которых сформирован класс цепей. Если в настройках ViaStiching кликнуть по созданию правила и во втором выражении прописать нужный класс цепей, поставив необходимый зазор, Альтиум игнорирует это правило. Спасибо
  2. Спасибо за ответы! К сожалению в свойствах стека слоев настраиваются отступы только от краев платы и вырезов, но никак от других цепей. Получается такой элементарный вопрос не имеет решения. Заменил плэйн полигоном и считаю это костылем.
  3. Доброго времени суток! Возникла мелкая но ооочень неприятная проблемка. Суть задачи в том, что на слое только питание 50 вольт. И желательно, чтобы все цепи, вырезы и край платы отстояли от самой меди на некоторое расстояние. В слое Plane этого реализовать не удалось, т.к. любое правило Clearence для Plane сразу присваивается всем Plane на плате. Ладно... залил полигоном слой, но чтобы отступить от краев, нужен контур на слое KeepOutLayer. Но на других слоях полигоны и другие элементы трассировки подходят к краю платы для возможности металлизации торцов и конфликтуют с контуром на кипаутлэйер. Может кто знает, как выйти из данной ситуации. Времени уже потрачен день...
  4. То есть правило для отдельного куска плэйна с определенным именем цепи написать впринципе невозможно? Только для всех плэйнов сразу и используя комнату? Я правильно понял?
  5. Спасибо за ответ. А само правило писать во вкладке Clearance или Power Plane Clearance? И как указать именно данный Power Plane? При попытке сделать новое правило PlaneClearance с аттрибутами в поле "Where The Object Matches": "Net And Layer 》Gnd 》Internal plane 2" Clearance 0.1 Ничего не произошло... все плэйны, включая описанный мною второй, так и отступают от отверстий со всеми цепями величину 0.508, указанную в основном правиле PlaneClearance. С приоритетами правил все в порядке. За этим слежу. Отсюда и вытекает вопрос заданный выше.
  6. Здравствуйте! Подскажите пожалуйста есть ли у кого-нибудь опыт создания правил для Plane Clearance? Задача такая: Заставить определенный Plane (их несколько в проекте) отступать от переходных отверстий в определенной области (все они принадлежат разным цепям) на расстояние отличное заданному всем остальным плэйнам. Цель этой задачи обеспечить непрерывный опорный слой цепям, проходящим между переходными отверстиями под BGA.
  7. Доброго времени суток. Подскажите пожалуйста, как избавиться от ошибок типа Isolated copper: Split Plane (any net) on Internal Plane x. Dead copper detected. Copper area is: 0.xxxxx sq. mm Они возникают постоянно на плэйнах при близкой прошивке переходными отверстиями. Всегда избавлялся от этих островков меди изменением клиренса от цепи отверстия до цепи плэйна в правилах. Но это костыли. Автоматически может убираться эта мертвая медь? Спасибо!
  8. Добрый день всем! Скажите, есть ли у кого-нибудь посадочное место MBGA-383 для Cyclone V ALTERA 5CEFA2M13I7 ? УГО пришлось сделать самостоятельно, хотя конечно хотелось бы найти буржуйский и переделать его под ГОСТ. Какая-то беда с этим типом ПЛИС. По всем характеристикам подходит именно она, а никакой поддержке по ней на сайте Альтеры не нашел.
  9. Вопрос-то не в том, что кто-то живет с этим или нет... вопрос в том, что есть недоработка ПО и предложение ее исправить, а не всеми возможными способами пытаться оправдать ее и найти костыли для ее обхода. Есть вероятность, что этот баг будет побежден?
  10. Можно ли реализовать зону запрета размещения переходных отверстий на плате. Таким образом, чтобы ВиаСтичинг и ВиаШилдинг не прошивали эту зону? Правилами описать не удалось.
  11. Если поставить Lock Designator, то эти компоненты не будут аннотироваться!!! В ручную что ли десятки микросхем перелопачивать? Вопрос в том, что в программе ОГРОМНЫЙ глюк, о котором разработчикам нужно УСЛЫШАТЬ! Компоненту должно присваиваться следующее за предыдущим значение десигнатора, как только один из его партов (не важно какой по счету внутри компонента) встречается на пути порядка переименования компонентов (т.е. по ГОСТу сверху вниз, затем слева направо).
  12. 1) О каких именно галочках речь? 2) В моей схеме все галоочки (как я думаю) установлены правильно. Но Альтиум упорно меняет парты между разными символами. 3) И еще огромный недостаток в том, что у отдельных партов нет индикатора принадлежности какому-либо символу. Все парты имеют уникальный ID, и часто происходит выпадание парта из символа и как следствие, добавление нового ненужного символа, состоящего из этого выпавщего парта.
  13. Похоже, что у меня такая же ситуация, но при включенной галочке Locked. Компонент в приложении. Если выкинуть на лист схемы два или более компонентов, команда Annotate меняет местами парты между этими компонетами. Уже не знаю, что делать. Пришлось перелопачивать огромную схему и вручную все проставлять. SEAF.SchLib.zip
  14. NetLable касается своим текстом вертикального проводника. Что делать, чтобы отодвинуть его от линии?
  15. Нормально маскируется и для одиночного проводника, и для дифпар. Если Вы имеете ввиду функцию Apply Mask During Interactive Editing, то она работает. Вопрос был немного в другом: в момент, когда еще ни одна дифпара не выбрана, маскировались все цепи не дифпары по умолчанию, что было удобно и наглядно для начала трассировки и выбора нужной цепи. Понятно, что это уже не вернут. Вопрос в целом закрыт.