Jodan

В общем, основой работы с HES платой является наличие какого либо синтезатора (Symplify, FPGA Compiler, XST м так далее), иплементатора Xilinx ISE или Quartus, в зависимости от того, какой у вас HES, ну и конечно какого-то из симуляторов: Active-HDL, Riviera, Modelsim, NC-Sim, Scirocco, VCS. Все это подключается к DVM (Design Verification Manager является софтварьным сердцем HES'a) проект транслируется, причем в плату может быть засунут как весь проект, а наружу только ноги торчат, так и кусочек онного. Если хотите посмотреть сигналы не являющиеся входами-выходами, то достаточно в DVM выбрать их для трассировки и они будут выведены наружу (в симулятор) как сигналы отладки. Из приятных сторон хотелось бы отметить, что компонент(ы), помещенный(е) в HES, в симуляторе видны как черные ящики с входами и выходами и пользователю для отладки совсем необязательно изучать новую среду моделирования, он пользуется все тем же привычным симулятором, смотрит временные диаграммы и т.д. Связь девайса с симулятором осуществляется со стороны системы мост "PCI-драйвер", а со стороны симулятора "драйвер - (VHPI/PLI) интерфейс". Да, отладка из симулятора может производится только в случае работы на програмном синхроимпульсе (из симулятора). А вот для изменений конечно же прийдется делать перетрансляцию, тут уж ничего не поделаешь, лучше всего использовать HES для ускорения работы тех частей проекта, которые уже относительно отлажены, что-бы часто не мучаться ;)

У меня опыт раюбты с CoVer - это такой пакет для со-верификации SoC на базе Nios и Microblaze :)

Раз уж уже затронули тематику HES'ов от Алдека. Работал я с нимим, приятная штучка, должен заметить. Для малых проектов, конечно, смысла брать ее нет, да и, в принципе, зачем (25 тонн денюжек для баловства мало кто выделит), а вот на больших, очень даже ничего. В особенности после выпуска нового ДВМ с новой же дотебоард, поддерживается до 6 Гиг реальных моделей памяти (в железе). Попробуйте ка промоделить 6 Гиг сдрама, да симулятор просто загнется. И опять же возможность переходить на хард клок и прогонять весь проект не в режиме симуляции, а в режиме реальной работы (до 66 МГц) тоже приятный довесок. Получаешь a La девелопинг боард неотходя от кассы :) В общем, как говорится, кусочек счастья, за ваши деньги ;)

У меня вообще бывало по 2 гига зажирал проект и ничего :)) потом проходит ;)

Правильно тут говорилось и я еще раз повторюсь, что-бы человек в будущем избежал ошибок. Во-первых, при использовании в одном процесе RISING_EDGE и FALLING_EDGE уже автоматически делают его несинтезируемым. Во-вторых, конструкция if edge else также является несинтезируемой, пусть автор сам представит, как это должно выглядеть в железе ;)