Перейти к содержанию

    

tolik1

Свой
  • Публикаций

    199
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о tolik1

  • Звание
    Частый гость

Контакты

  • Сайт
    http://
  • ICQ
    0

Информация

  • Город
    МОСКВА

Посетители профиля

1 518 просмотров профиля
  1. В описаниях ядер - только номиналы частот. А какие точности приведены для Альтеры? Не думаю, что они принципиально отличаются. Все идет от стандарта 802.3 (CSMACD)
  2. Ultra-low jitter clock outputs as low as 290 fs rms (12 kHz–20 MHz), 320 fs rms (50 kHz–80 MHz) это из даташита, но про точность настройки там смотреть бесполезно, так как выходная частота получается из опорного сигнала.
  3. Разрабатываю устройство на база Zynq7000 имеющее в составе узел Ethernet 10G. На тактовые входы трансиверов надо подать тактовый сигнал 156,25 мгц. В качестве примера имею плату КС705. В ней тактовый сигнал "чистится" на микросхеме SI 5324. Я хотел бы поставить просто генератор, пусть и навороченный. В связи с этим вопрос: какие должны быть параметры генератора - точность настройки и джиттер? Буду благодарен за любые подсказки.
  4. Цитата(RobFPGA @ May 27 2016, 10:53) Ваше уникальное ядро еще не кто не сделал в инете ну а примеры подключения стандартных ядер с AXI шиной Вам не нравятся Есть ядро видео дма. Оно цепляется на НР порты на прямую. А стандартные примеры.. не то чтобы они не нравились.. но хочется избежать лишней прослойки. С другой стороны - изобретать велосипед нет желания да и времени.
  5. Доброго времени суток. Хочу заводить в PS Zynq данные с PL по AXI HP порту. В примерах используются ядра АXI interconnect, AXI DMA,... И только после них ставится ядро пользователя. Такое количество прослоек мне не нравится... В связи с этим вопросы: 1) Есть ли документация на HP порт (не научнопопулярное описание)? 2) Есть ли пример создания подобного ядра?(может в инете попадалось) Заранее благодарен.
  6. Цитата(toshas @ Oct 12 2015, 21:17) Вы уверены, что там 322.26, а не 156.25 ? 156.25 Mhz * 64 bit = 10 Gb Internal to the core, the Phase FIFO and the Elastic Buffer modules take care of translating the TX and RX datapaths respectively between the coreclk/coreclk_out clock domain and the separate 322.265625 MHz clock domains derived from the TXOUTCLK and RXOUTCLK ports of the transceiver. номинал - 322.265625 MHz так как 64/66 кодирование.
  7. Цитата(LexaryStyle @ Jun 7 2015, 20:14) Имеете ввиду повысив тактовую частоту счетчика? Хотелось бы уложиться в возможности CPLD по экономическим соображениям. зависит от того до скольких будет считать счетчик. А это зависит от диапазона входного сигнала.
  8. Цитата(NSergeevich @ May 29 2015, 18:23) Я разобрался с вопросами которые выше. Появился новый. Покажу две картинки. Первая иллюстрирует, что идет на вход MAC, а вторая что появляется на выходе. Как мы помним ethernet frame состоит из следующих частей: Preamble 7 byte, Start of Frame Delimiter (SFD) 1 byte, Destination Address 6 byte, Source Address 6 byte, Length/Type 2 byte, Data 0-1500 byte, Pad 0-46 byte, FCS 4 byte Мой MAC устроен таким образом, что я на его вход подаю только DA,SA,L/T,DATA а на выходе все остальное он добавляет сам и далее все идет на PHY Data. Но на выходе c MAC, как мы видим на 2-ой картинке он, действительно добавляет недостающие части фрейма, например Preamble и т.д. НО! Destination Address и Source Address вместо 6 byte адреса выдает только 1 byte тоесть неполный адрес. Есть ли идеи почему он обрезает DA и SA ? Ведь, как я понимаю, на вход PHY должен приходить адрес полностью. 1-ая картинка: [attachment=92842:________2.jpg] 2-ая картинка: [attachment=92843:________1.jpg] К сожалению я затрудняюсь сказать что-либо глядя на Ваши картинки, но когда я с ним разбирался я взял за основу пример который генерится визардом (AddresSwap как то так этот модуль называется). я с одной стороны подключил Chip scope с другой комп с Wireshark. Mac в исполнении Xilinx формирует преамбулу, SFD и FCS. все остальное тело пакета надо грузить через интерфейс данных.
  9. Цитата(dm.pogrebnoy @ May 25 2015, 16:23) А рекомендации, которые там давали, выполнили? ДА.
  10. Реализовали SATA2 на плате ML506 все заработало. Решили перейти на SATA3. Взяли плату KC705. на FMC одели мезонин 4-Port SFP/SFP+ and SATA I/II/III FMC Module фирмы HiTech Global. САПР - Vivado. Используем стандартный шаблон настройки трансивера для SATA3. И начались проблемы.. Линк поднимается (устанавливается соединение по ООВ) через раз. Ошибки при передаче данных(контрольная сумма). Читаем форум XILINX - там пишут странные вещи про настройки трансивера. Кто нибудь сделал SATS3 на KINTEX?
  11. Поставлена задача сделать SATA на VIRTEX7. (как минимум 2, а лучше 3). А вот доков (для V7) на сайте XILINX не нашел. может кто подскажет?
  12. Оптика, 10G

    Цитата(RobFPGA @ Aug 9 2012, 18:30) Немного более сложный - делать PCS 10Gbit (тоже корка Xilinx вроде есть) сразу в GTX FPGA и подавать на тот-же SFP+ Успехов! Rob. А KINTEX разве поддерживает такой режим?
  13. Цитата(GrAlexI @ Jul 3 2012, 13:55) Вот пример рекомендуемый XILINX (Лампочка->VHDL->SYNThESIS construcr->Coding Examples->Misk->Asynchronous input synchronisation) Это для синхронизации сигналов изменяющихся медленнее периода тактовых сигналов. CODE -- The following code is an example of double registering an asynchronous input -- of a design to reduce the probability of metastability affecting a circuit. -- Several synthesis and implementation attributes are added to the code in -- order improve the characteristics of the implementation: -- -- TIG="TRUE" - Specifies a timing ignore for the asynchronous input -- IOB="FALSE" = Specifies to not place the register into the IOB allowing -- both synchronization registers to exist in the same slice -- allowing for the shortest propagation time between them -- ASYNC_REG="TRUE" - Specifies registers will be receiving asynchronous data -- input to allow for better timing simulation -- characteristics -- SHIFT_EXTRACT="NO" - Specifies to the synthesis tool to not infer an SRL -- HBLKNM="sync_reg" - Specifies to pack both registers into the same slice -- clk, async_in are inputs and sync_out is an output -- Insert the following before the 'begin' keyword signal sreg : std_logic_vector(1 downto 0); attribute TIG : string; attribute IOB : string; attribute ASYNC_REG : string; attribute SHIFT_EXTRACT : string; attribute HBLKNM : string; attribute TIG of async_in : signal is "TRUE"; attribute IOB of async_in : signal is "FALSE"; attribute ASYNC_REG of sreg : signal is "TRUE"; attribute SHIFT_EXTRACT of sreg : signal is "NO"; attribute HBLKNM of sreg : signal is "sync_reg"; -- Insert the following after the 'begin' keyword process (clk) begin if clk'event and clk='1' then sync_out <= sreg(1); sreg <= sreg(0) & async_in; end if; end process;
  14. Есть плата. На плате стоит BF532 с подключенной к нему W5300. Пакетами с компом обмениваются. Надо на плате сделать WEB сервер. Стандартные операционные системы (Linux и др.) не устраивают так как их не используем. Поэтому делать его надо на с++ самому. Где ды почитать или посмотреть как организуется WEB сервер? Сам интерфейс не сложный: 3 кнопки (управляющие) и 9 индикаторов.
  15. Цитата(troiden @ Apr 5 2012, 22:02) Куда следует копать дальше? Может, для заполнения MAC-таблицы нужны TCP-пакеты? Начните с того, что замените устройства с FPGA на персональные компы и симитируйте на них обмен данными. Если эффект повторится, то меняйте коммутатор, если нет - смотрите реализацию UDP на FPGA. PS 1)по личному опыту знаю, что таблица ARP может периодически обновляться(получается примерно что и у Вас) 2)А на сколько Вас вообще это напрягает?