tolik1

Собираю проект. Проект разводится. В проект внедряю Signal Tap. Развожу делаю прошивку. Прошиваю плату.. Иногда в окне Signal Tap вижу надпись "Start Rapid Recompile to continue" перекомпилирую, прошиваю - опять та же надпись красного цвета. Пробовал прошивать квартусовским программером - то же самое. Иногда помогает уменьшение количества подключенных сигналов. Но как - понять не могу.. Если кто сталкивался с подобным - где посмотреть ошибки и как вылечить.

Спасибо огромное! Процесс пошел!

А как Вы ROOT программировали? У меня ROOT AvSt на Cyclone10 . Link поднимается, делаю запрос конфигурации (TLP), а корка не отвечает..

А вообще ROOT PORT на Cyclone 10Gx кто-нибудь делал?

Доброго Вам времени суток. Делал ли кто нибудь ROOT PORT.? Я использую Cyclone 10Gx. У меня постоянно в 1 сигнал txs_waitrequest_o(Выходит из ядра ). И конфигурация не читается.

Gbe.

SFP. Я их в коммутаторах проверил. Китай, но работают нормально.

А в чем разница(с точки зрения подключения)? последовательные диф. пары и в том и другом случае. Отличаются сигналами RS(rate select). Я тут поковырял и полезли данные, НО не в виде GMII, а ввиде кодовых комбинаций с К символами... Короче I кадры. Это так и должно быть?

Я смотрел её программирование. ни 100 ни 125 там не получается.

Доброе время суток!. Есть плата Cyclone® 10 GX FPGA Development Kit Gx.(Это первый большой проект на кристаллах ALTERA/INTEL. Более 15 лет работал на XILINX) Есть задача запустить на ней Ethernet 1G на SFP модулях . Ориентированный на них тактовый сигнал (SFP REFCLK)имеет номинал 644.53125644 МГц, который не входит в стандартные номиналы PLL для 1G. Поэтому использую тактовую частоту с PCI(100МГц). Фапч использую fPLL. Конфигурирую PHY ядро на 1G. Не работает. Идут ошибки rx_errdetect, rx_disperr и никакого намека на GMII. ВОПРОС: а) Можно ли использовать такие входы тактовых сигналов. в) можно ли использовать такой тип PLL(fPLL) или надо ATX pll. с) какие сигналы можно посмотреть для диагностики.

Добрый день. Использую Altium 20.0.12. Создаю базу На базе Exсel формата DBLIB. Вопрос 1: Надо ли на каждом рабочем месте держать Exсel или он нужен только для создания базы? Вопрос 2: Через какие параметры и как подключить к элементам дополнительные модели IBIS, SPICE&? Заранее спасибо.

Добрый день! Разрабатываю плату на базе Cyclone 10 GX. Плата подключается к внешнему процессорному модулю. Есть необходимость с внешнего процессора запустить загрузку топологии из флеш памяти(ASx4). За какую ногу надо дернуть, чтобы инициировать процесс загрузки ПЛИС?

Добрый день! Использую HyperLynx в режиме симуляции питания(PI) DC drop analysis. Задаю модели для пинов питания(DC Sink model для потребителей и VRM model для источников) в дезайне несколько цепей питания. Часть из них моделируется нормально. Но на некоторых цепях питания HyperLynx выдает ошибку, хотя модели установлены.

В описаниях ядер - только номиналы частот. А какие точности приведены для Альтеры? Не думаю, что они принципиально отличаются. Все идет от стандарта 802.3 (CSMACD)

Ultra-low jitter clock outputs as low as 290 fs rms (12 kHz–20 MHz), 320 fs rms (50 kHz–80 MHz) это из даташита, но про точность настройки там смотреть бесполезно, так как выходная частота получается из опорного сигнала.