Jump to content

    

gosha

Свой
  • Content Count

    217
  • Joined

  • Last visited

Community Reputation

0 Обычный

About gosha

  • Rank
    Местный
  • Birthday 05/22/1972

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array

Recent Profile Visitors

2239 profile views
  1. Видеокамера с LVDS выходом: Pixel data format стр 4: https://www.visual-imaging-solutions.com/FCB-EV7520_specsheet_ver1-0.pdf xapp585 не пойдет, потому что pixel_clk может быть разной в зависимости от разрешения ? https://www.xilinx.com/support/documentation/application_notes/xapp585-lvds-source-synch-serdes-clock-multiplication.pdf Есть где- нибудь примерчик самодельного Camera Link rx ? Платное не предлагать.
  2. Здравствуйте. Подскажите м/сх десериалайзер LVDS для видеокамеры sony FCB7500 Pixel data format: https://www.visual-imaging-solutions.com/FCB-EV7520_specsheet_ver1-0.pdf
  3. Здравствуйте. Подскажите, импеданс pcie_clk такой же как для цепей tx+/tx-, rx+/rx- ? Или как для HCSL == 100 Ом ?
  4. type ipv4_rx_header_type is record is_valid : std_logic; protocol : std_logic_vector (7 downto 0); data_length : STD_LOGIC_VECTOR (15 downto 0); -- user data size, bytes src_ip_addr : STD_LOGIC_VECTOR (31 downto 0); num_frame_errors : std_logic_vector (7 downto 0); last_error_code : std_logic_vector (3 downto 0); -- see RX_EC_xxx constants is_broadcast : std_logic; -- set if the msg received is a broadcast end record; entity UDP_Complete_nomac is Port ( -- UDP TX signals .... udp_txi : in udp_tx_type; -- UDP tx cxns .... udp_rxo : out udp_rx_type; -- IP RX signals ip_rx_hdr : out ipv4_rx_header_type; .... ); end UDP_Complete_nomac; Здравствуйте. При использовании компонента UDP_Complete_nomac на VHDL из verilog, как подключить порты ip_rx_header из verilog или SV файла ? Или единственное решение: обертка на VHDL компонента UDP_Complete_nomac, в которой структуры разбиваются на отдельные std_logic_vector, и выводятся в описание портов как отдельные std_logic_vector ? Заранее спасибо.
  5. Изменить исполняемый бинарник очень сложно. Я бы на Вашем месте не стал возиться. Можете по-пробовать разобрать дизассемблером IDA.
  6. Прошивал platform flash со всеми опциями (master_20MHz internal_clk, master_40MHz_internal_clkm, slave, parallel) - не помогает. Причем , если поставить jumper_ACE_reset, даже .bit не грузиться в virtex5. По крайней мере, не работает.
  7. Xilinx ML507. Если прошить .bit в Virtex_5 - все работает. (Pci_express_endpoint. Плата видится.) Если прошить .mcs в каждую из xcf32p, -загрузки в Virtex_5 нет. При любом положении переключателей DIP SW3: Master Serial, Master SelectMAP, Slave SelectMAP, Slave Serial В чем может быть проблема ? Положение каких jamper по-пробовать поменять ? В интернете решения не нашел: У кого грузится c xcf32p, у кого- нет. Никто не понимает почему: https://forums.xilinx.com/t5/Xilinx-Boards-...-Kit/td-p/50431
  8. Здравствуйте. Не совсем понятно по .ucf: На плате Virtex_5 (ML_507), pci_express endpoint tx+-/rx+-, clk+- подключены на GTX_DUAL_X0Y1 CONFIG PART = xc5vfx70t-ff1136-1; NET "sys_clk_p" LOC = "AF4"; NET "sys_clk_n" LOC = "AF3"; INST "refclk_ibuf" DIFF_TERM = "TRUE"; INST "ep/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[0].GT_i" LOC = GTX_DUAL_X0Y1; INST "ep/pcie_ep0/pcie_blk/pcie_ep" LOC = PCIE_X0Y1; При сборке этого выдает ошибку: Что я делаю не так ? /*===========================================================*/ Зачем указывать constrain: INST "ep/pcie_ep0/pcie_blk/pcie_ep" LOC = PCIE_X0Y1; Если в Virtex-5 FPGA RocketIO GTP Transceiver User Guide UG196 на блок-схеме стр 26 PCI Express Block в GTP_DUALColumn не входит. Заранее спасибо.
  9. Здравствуйте. Необходимо на USB или PCI_Express повесить контроллер с выходом high_definition_audio. Существуют ли готовые микросхемы USB-> HDA, PCI_Express->HDA ? Заранее спасибо.
  10. Исходники ф-ии, в студию на которую указывает handle->fxnTablePtr->writeFxn()
  11. Есть исходники драйвера uart ? Легче всего посмотреть исходник ф--ии write(). Есть ли там жидание прерывания "буфер отправки пуст" Или исходник драйвера в студию.
  12. Вопрос по переченю элементов схемы. ( ПЭ3 ) Необходимо для элемента перечня указать возможную замену. Где в ЕСКД указано как это правильно оформить ? Типа: Поз. Наименование Кол. XS1 Розетка СНЦК-144-13/11РО11-AFK НКЦС.434410.128ТУ, 1 вариант замены: Розетка СНЦ-144-13/11РО11-AFK ЦСНК.430421.008 ТУ Заранее спасибо.
  13. Есть где-нибудь пример настроек STM32 для обмена длинными (jumbo) пакетами. Есть ли где-нибудь пример lwip socket, передающего и принимающего пакеты длинной более стандартного ethernet frame. Спасибо.