gosha

Изменить исполняемый бинарник очень сложно. Я бы на Вашем месте не стал возиться. Можете по-пробовать разобрать дизассемблером IDA.

QUOTE (jojo @ Jan 6 2018, 18:07) https://www.xilinx.com/support/documentatio..._kits/ug348.pdf https://www.xilinx.com/support/documentatio..._kits/ug347.pdf http://www-inst.eecs.berkeley.edu/~cs150/f..._schematics.pdf Как я помню Platform flash, её нужно прошить с правильными опциями - параллельная/последовательная, клок внешний/внутренний, быстрый/медленный.. Под эти опции должны быть соединены клоки и биты, причём правильно соединены по ширине шин и направлению клоков. И в банке 0 порядок. А ежели что не так, то не загрузится, конечно. Прошивал platform flash со всеми опциями (master_20MHz internal_clk, master_40MHz_internal_clkm, slave, parallel) - не помогает. Причем , если поставить jumper_ACE_reset, даже .bit не грузиться в virtex5. По крайней мере, не работает.

Xilinx ML507. Если прошить .bit в Virtex_5 - все работает. (Pci_express_endpoint. Плата видится.) Если прошить .mcs в каждую из xcf32p, -загрузки в Virtex_5 нет. При любом положении переключателей DIP SW3: Master Serial, Master SelectMAP, Slave SelectMAP, Slave Serial QUOTE 31. Configuration Address and Mode DIP Switches The 8-position DIP switch (SW3) sets the address and mode of configuration. It also enables fallback configuration of the Platform Flash PROM and enables System ACE configuration. Table 1-17 lists the function of each switch. Table 1-17: Configuration Address DIP Switch Settings Switch (SW3) Function 1 Config Address [2]. 2 Config Address [1]. 3 Config Address [0]. 4 MODE [2]. 5 MODE [1]. 6 MODE [0]. 7 Platform Flash PROM Fallback (On = Enable, Off = Disable).(1) 8 System ACE Configuration (On = Enable, Off = Disable). When enabled, the System ACE controller configures the FPGA from the CF card whenever a card is inserted or the SYSACE RESET button is pressed. Configuration Address [2:0] allows the user to select among multiple configuration images. For System ACE configuration, up to eight possible configurations can be stored on a CF card. The Platform Flash PROM and Linear Flash can hold up to four separate bitstreams that can be chosen by Configuration Address [2:0]. Mode[2:0] selects the FPGA configuration mode according to Table 1-18. Table 1-18: Configuration Mode DIP Switch Settings Mode[2:0] Mode 000 Master Serial (Platform Flash PROM, up to four configurations) 001 SPI (One configuration) 010 BPI Up (Parallel NOR Flash, up to four configurations) 011 BPI Down (Parallel NOR Flash, up to four configurations) 100 Master SelectMAP (Platform Flash PROM, up to four configurations) 101 JTAG (PC4, System ACE up to eight configurations) 110 Slave SelectMAP (Platform Flash PROM, up to four configurations) 111 Slave Serial (Platform Flash PROM, up to four configurations) В чем может быть проблема ? Положение каких jamper по-пробовать поменять ? В интернете решения не нашел: У кого грузится c xcf32p, у кого- нет. Никто не понимает почему: https://forums.xilinx.com/t5/Xilinx-Boards-...-Kit/td-p/50431

Здравствуйте. Не совсем понятно по .ucf: На плате Virtex_5 (ML_507), pci_express endpoint tx+-/rx+-, clk+- подключены на GTX_DUAL_X0Y1 CODECONFIG PART = xc5vfx70t-ff1136-1; NET  "sys_clk_p"       LOC = "AF4"; NET  "sys_clk_n"       LOC = "AF3"; INST "refclk_ibuf"     DIFF_TERM = "TRUE"; INST "ep/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[0].GT_i" LOC = GTX_DUAL_X0Y1; INST "ep/pcie_ep0/pcie_blk/pcie_ep"                       LOC = PCIE_X0Y1; При сборке этого выдает ошибку: QUOTE ERROR:PhysDesignRules:2270 - Block ep/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[0].GT_i (GTX_DUAL_X0Y1) needs GTX_DUAL_X0Y2 instantiated: When using a GTP/GTX with a REFCLK coming from an IBUFDS element near another GTP/GTX and forwarding that clock using dedicated routing, each GTP in between the source and destination must be instantiated in the correct manner (See AR 33473). If you don't instantiate these other GTP tiles the software tools will route the REFCLK correctly, but the design may not work in hardware. ERROR:PhysDesignRules:1859 - The computed value for the VCO operating frequency of PLL_ADV instance ep/pcie_ep0/pcie_blk/clocking_i/use_pll.pll_adv_i is calculated to be 1250.000000 MHz. This falls above the operating range of the PLL VCO frequency for this device of 400.000000 - 1000.000000 MHz. Please adjust either the input frequency CLKIN_PERIOD, multiplication factor CLKFBOUT_MULT or the division factor DIVCLK_DIVIDE, in order to achieve a VCO frequency within the rated operating range for this device. ERROR:Pack:1642 - Errors in physical DRC. Что я делаю не так ? /*===========================================================*/ Зачем указывать constrain: INST "ep/pcie_ep0/pcie_blk/pcie_ep" LOC = PCIE_X0Y1; Если в Virtex-5 FPGA RocketIO GTP Transceiver User Guide UG196 на блок-схеме стр 26 PCI Express Block в GTP_DUALColumn не входит. Заранее спасибо.

Здравствуйте. Необходимо на USB или PCI_Express повесить контроллер с выходом high_definition_audio. Существуют ли готовые микросхемы USB-> HDA, PCI_Express->HDA ? Заранее спасибо.

QUOTE (x893 @ Oct 18 2016, 14:39) Да не проблема Int UART_write(UART_Handle handle, const Char *buffer, UInt size) { Assert_isTrue(handle != NULL, NULL); return (handle->fxnTablePtr->writeFxn(handle, buffer, size)); } Исходники ф-ии, в студию на которую указывает handle->fxnTablePtr->writeFxn()

QUOTE (juvf @ Oct 11 2016, 11:18) уарт настроен в блокирующем режиме. UART_write() блокирует задачу на время копирования данных в буфер обмена FIFO UART. Мне нужно заблокировать на время передачи всех данных, т.е. на то время, пока все данные не вылезут с ноги процессора. Можно после UART_write() ждать какое-нибудь событие по окончании передачи. Но какое? Как в TI-RTOS отследить окончание передачи данных из буфера FIFO UART? Есть исходники драйвера uart ? Легче всего посмотреть исходник ф--ии write(). Есть ли там жидание прерывания "буфер отправки пуст" Или исходник драйвера в студию.

https://www.kernel.org/doc/Documentation/dr...el/platform.txt QUOTE (Олег Гаврильченко @ Jan 10 2016, 13:05) Используется отладочная плата Xilinx ML605(Virtex-6). Средства разработки ISE 14.7. На сайте Xilinx есть готовый пакет Petalinux для ML605. В нем проект EDK, bit-файл, fs-boot, u-boot, device-tree и Linux ядро в виде uzImage и ELF-файла. Если я загружаю в ПЛИС конфигурацию, затем подключаюсь по JTAG отладчику xmd и загружаю через него ELF файл ядра Linux, то все работает, устройства(UART) определяются и работаю. Но они же должны определяться только при наличии device tree? Я его специально не загружал. Получается оно было в ELF-файла? Однако, нигде в документации я не нашел, как добавить device tree blob в ELF файл Linux ядра. Если кто-то разбирается в этом, пожалуйста, объясните.

Вопрос по переченю элементов схемы. ( ПЭ3 ) Необходимо для элемента перечня указать возможную замену. Где в ЕСКД указано как это правильно оформить ? Типа: CODEПоз.                       Наименование                        Кол.     XS1     Розетка СНЦК-144-13/11РО11-AFK НКЦС.434410.128ТУ,                    1      вариант замены: Розетка СНЦ-144-13/11РО11-AFK ЦСНК.430421.008 ТУ Заранее спасибо.

Есть где-нибудь пример настроек STM32 для обмена длинными (jumbo) пакетами. Есть ли где-нибудь пример lwip socket, передающего и принимающего пакеты длинной более стандартного ethernet frame. Спасибо.

QUOTE (Tarbal @ Feb 3 2015, 23:19) Не могу найти версию 0.10.36 или 0.10.35 документа "GStreamer Plugin Writer's Guide (0.10.36)" В скобках указана версия. Есть версии 1.х.х и 0.10.14, а что-то поближе не могу найти. Буду признателен если кто-нибудь поделится. Скачай исходники. Каталог docs внутри. http://gstreamer.freedesktop.org/src/gstreamer/

Приведи полную последовательность команд (с параметрами) по разбивке на разделы и форматированию. И проверке свободного места на диске.

QUOTE (Renik @ Sep 25 2014, 14:48) Здравствуйте. Перевожу проект с 2.6 версии на 3.x верcию ядра линукса. Камень - sama5d3. В модуле ядра происходит постоянная задержка прерывания приема символа (через usart) примерно в 30 микросекунд (от 15 микросекунд до 40 микросекунд). Описание теста: Из программы производится ioctl вызов к модулю. В модуле происходит настройка usarta на посылку и прием 1 байта. И там же обработчик прерывания. Время замерялось при помощи осциллографа. Версия linux: # uname -a Linux buildroot 3.12.24-rt38 #4 PREEMPT RT Wed Aug 20 16:37:31 FET 2014 armv7l GNU/Linux Почему всегда присутствует задержка? Не было ни одного запуска программы, чтобы задержка была хотя бы менее 10 микросекунд. Задержка времени между стоп -битом символа на rs-232 и стартом обработчика прерывания? Linux -не система реального времени. Прерывания не перебивают друг друга. Приоритетов прерываний нет. Пока обработчик прерывания IDE не отработает, следующий не стартует. Время работы обработчика прерывания IDE не является постоянным, зависит от количества секторов и пр...

Доп инфа: Если файл проекта, который генерит AHDL попрапвить руками, удалив слово lib в указании исходника verilog, проект синтезируется. Мне каждый раз руками править? Или есть какая-то галочка в опциях AHDL Так не работает. CODEadd_file -vhdl -lib work -folder {ide} "./ide/atahost_pio_tctrl.vhd" add_file -vhdl -lib work -folder {ide} "./ide/atahost_reg_buf.vhd" add_file -vhdl -lib work -folder {ide} "./ide/atahost_top.vhd" add_file -vhdl -lib work -folder {ide} "./ide/atahost_wb_slave.vhd" add_file -vhdl -lib work -folder {ide} "./ide/ro_cnt.vhd" add_file -vhdl -lib work -folder {ide} "./ide/ud_cnt.vhd" add_file -verilog -lib work -folder {pci_1} "./pci_1/bus_commands.v" add_file -verilog -lib work -folder {pci_1} "./pci_1/pci_async_reset_flop.v" add_file -verilog -lib work -folder {pci_1} "./pci_1/pci_bridge32.v" add_file -verilog -lib work -folder {pci_1} "./pci_1/pci_cbe_en_crit.v" После редактирования руками проекта, автоматически с-генерированного AHDL: Так собирается? CODEadd_file -vhdl -lib work -folder {ide} "./ide/atahost_pio_tctrl.vhd" add_file -vhdl -lib work -folder {ide} "./ide/atahost_reg_buf.vhd" add_file -vhdl -lib work -folder {ide} "./ide/atahost_top.vhd" add_file -vhdl -lib work -folder {ide} "./ide/atahost_wb_slave.vhd" add_file -vhdl -lib work -folder {ide} "./ide/ro_cnt.vhd" add_file -vhdl -lib work -folder {ide} "./ide/ud_cnt.vhd" add_file -verilog -folder {pci_1} "./pci_1/bus_commands.v" add_file -verilog -folder {pci_1} "./pci_1/pci_async_reset_flop.v" add_file -verilog -folder {pci_1} "./pci_1/pci_bridge32.v" add_file -verilog -folder {pci_1} "./pci_1/pci_cbe_en_crit.v" Это BUG AHDL 9.3 ?

QUOTE (eugen_pcad_ru @ May 30 2014, 18:19) Всем доброго времени суток! Ранее работал со старенькими спартанами. Сейчас работаю с 6-м. Заметил, что размер прошивок bin и (или) bit для Sраrtan6 всё время разный. В отличие от, скажем, семейства 3АН, в котором он был всегда одинаков. Компрессии нет. Почему так? Заранее спасибо за любые разъяснения! Читал, что при placement and routing используется random. По-читайте алгоритмы размещения и трассировки. Google "place route algorithm random"