Перейти к содержанию

Vascom

Свой
  • Публикаций

    242
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о Vascom

  • Звание
    Местный
  • День рождения 15.02.1983

Контакты

  • Сайт
    http://
  • ICQ
    0

Информация

  • Город
    Москва
  1. Неполный HTTPS

    Браузер Chrome показывает, что подключение к сайту не защищено. Как я понимаю, это реклама грузится по HTTP. Нельзя ли её тоже перевести на HTTPS?
  2. Цитата(one_eight_seven @ Apr 27 2018, 12:28) Ребята, а вы в курсе, что tortoise - это клиент? git, svn, hg (она же mercurial), - все позволяют работать. Лично мне по душе git, но если другие работают в svn или hg, то не наблюдал каких-то проблем, кроме того, что по-привычке можешь набрать команду из другой системы. Другие клиенты под винду вряд ли кому-то известны.
  3. Можно тонко оптимизировать.
  4. По старинке получится эффективнее и оптимизированнее. Если ресурсов не жалко, то конечно можно и билдерами пользоваться.
  5. Начинать с verilog проще. А обязательно нужны FIR-фильтры? Ведь согласованный фильтр это может быть и коррелятор.
  6. Изучаешь Verilog и/или VHDL и описываешь все необходимые фильтры и корреляторы. Ядра вряд ли получится использовать поскольку согласованная фильтрация - слишком специфичная вещь.
  7. Цитата(_Ivan_33 @ Jan 24 2018, 18:44) А можете аргументировать? Вот ug901 страница 69 - Coding Guidelines •Do not set or reset Registers asynchronously. °Control set remapping becomes impossible. °Sequential functionality in device resources such as block RAM components and DSP blocks can be set or reset synchronously only. Хм, заставили меня попотеть, почитать документацию... Признаю свою частичную неправоту: действительно регистры в DSP-блоках могут быть только с синхронным ресетом, однако эти блоки всё равно могут использоваться для арифметических операций и использовать внешние регистры, только не оптимально с точки зрения FPGA получается. Асинхронный ресет просто у нас в проекте используется. И, поскольку далее проект реализуется в виде ASIC, то на FPGA всё должно быть один в один. Но всё же, даже если в коде регистры с асинхронным ресетом, то большой перемножитель всё равно будет сделан на DSP-блоке самим Vivado автоматом.
  8. Ресет и так всегда лучше делать асинхронным. Это не влияет на способность синтезатора использовать DSP-блоки.
  9. Так может он там вообще DSP не задействовал. Или не задействовал их для операций вычитания, например. Но если модули одинаковые и DSP блоки требуются одинаковые, то вивадо не сделает часть из них на логике.
  10. Вряд ли 2016я додумывалась до такого. Наверное просто код другой был. В общем, если эти DSP в разных модулях, то ты можешь в коде указать где использовать блоки, а где логику.
  11. 1. Не делай так. Всегда указывай верную разрядность. Ворнинги же не просто так. Это убережёт от ошибок. 2. Указывай разрядности всегда! Кодparameter devider = 3'd4; 3. Не управляй асинхронным ресетом. Сделай отдельный логический сигнал, который будет по клоку (синхронный ресет) тебе сбрасывать в нужные состояния. В синтезируемой схеме выводи нужные сигналы через порты модулей. Да, только так. Ни чего сложного в асинхронном ресете нет. А ошибочность можно контролировать простейшими скриптами. P.S. То есть, я так понимаю, проблема не в верилоге или переходе на него, а в неверном подходе к написанию RTL (или в недостаточности знаний об этом). P.P.S. Деление в целых числах сразу делать - это уже интересно
  12. По хорошему лучше не инициализировать единицами и нулями, а сделать установку по ресету. В тестбенче доступ к контрольным точкам можно получить через "точку". Например Кодwire control_0 = uut_name.module_0.submodule_0.control_point;