Zeratul

А кто нибудь ваобще работал С ДДР на спартане3?? и если да то какие ип блоки использовали??И где их взять??

Сейчас помотрю!Потом если не найду не могли бы вы написать где он лежит и в какой версии?? Я нашел hw часть!!А где взять драйвера?? К тому же plb_ddr не подходит для spartan-3!!Так что же делать??

вобщем я решил 2 и 3 проблеммы а что делать с клоком ддр ваще не представляю!!!И на xilinx особо ответов нету на эту тему!!

1 - на К25 я завожу только 1 сигнал, но походу при синтезе, синтезатор для выполнения всех его функций разбивает его на два! может быть!! у меня нет других версий! А насчет пина, то я скачал с Xilinx описание и хлс файл с распиновкой на этот спартан, но чет не понял где там дифф пины!! Как это определьть?? Там пины разеых щветов, но легенды нет! И К25(для прямого клока) и К26(для инверсного) помоему standart I/O не дифф!! Но если это так, то что мне делать??Ведь физически они туда заведены!! 2 - понял найду опцию эту!! 3 - решил сам!!Там просто надо было внешним портом подать 25 МГц куда надо!! Вся проблема в этом ДДР! Я создал софтовый проект!!Если линкер скрипт писать в длмб то все путем 232 и 485 как часы, изернет изернетит и вся переферия в норме!! Но стоит только подключть операционку и lwip, как все падает макс объем длмб 64к это слишком мало для всего этого(надо хотябы 256к)!!Вот такая проблемка нарисовалась!!

Доброе время суток! Сразу к делу!! ПРОБЛЕМА №1 DDR CLK: Исходные данные: Микросхема: MT46V32M4 -2шт. Плис: XC3S4000FG676 Ядро: Microblaze(помоему v1.01b) от EDK 9.2.02i IP_core: SDRAM/DDR/DDR2 mpmc v3.00b Проблема такая, у меня на плате есть 2 блока DDR схемы их включения и цепи с плис показаны на рисунках. При разводке мне выдается следующая ошибка: ERROR:Pack:1107 - Unable to combine the following symbols into a single DIFFM component: PAD symbol "fpga_0_DDR_SDRAM_MT46V16M16_5B_DDR_Clk_pin" (Pad Signal = fpga_0_DDR_SDRAM_MT46V16M16_5B_DDR_Clk_pin) BUFINV symbol "DDR_SDRAM_MT46V16M16_5B/DDR_SDRAM_MT46V16M16_5B/mpmc_core_0/gen_s3_ddr_phy.m pmc_phy_if_0/iobs/infrastructure_iobs/gen_clk[0].u_ddr_clk_buf/OBUFDS" (Output Signal = fpga_0_DDR_SDRAM_MT46V16M16_5B_DDR_Clk_pin) Each of the following constraints specifies an illegal physical site for a component of type DIFFM: Symbol "fpga_0_DDR_SDRAM_MT46V16M16_5B_DDR_Clk_pin" (LOC=K25 [Physical Site Type = DIFFS]) The component type is determined by the types of logic and the properties and configuration of the logic it contains. Please double check that the types of logic elements and all of their relevant properties and configuration options are compatible with the physical site type of the constraint. Please correct the constraints accordingly. ERROR:Pack:1107 - Unable to combine the following symbols into a single DIFFM component: PAD symbol "fpga_0_DDR_SDRAM_MT46V16M16_5B_DDR_Clk_n_pin" (Pad Signal = fpga_0_DDR_SDRAM_MT46V16M16_5B_DDR_Clk_pin) BUFINV symbol "DDR_SDRAM_MT46V16M16_5B/DDR_SDRAM_MT46V16M16_5B/mpmc_core_0/gen_s3_ddr_phy.m pmc_phy_if_0/iobs/infrastructure_iobs/gen_clk[1].u_ddr_clk_buf/OBUFDS" (Output Signal = fpga_0_DDR_SDRAM_MT46V16M16_5B_DDR_Clk_n_pin) Each of the following constraints specifies an illegal physical site for a component of type DIFFM: Symbol "fpga_0_DDR_SDRAM_MT46V16M16_5B_DDR_Clk_n_pin" (LOC=K25 [Physical Site Type = DIFFS]) The component type is determined by the types of logic and the properties and configuration of the logic it contains. Please double check that the types of logic elements and all of their relevant properties and configuration options are compatible with the physical site type of the constraint. Please correct the constraints accordingly. fpga_0_DDR_SDRAM_MT46V16M16_5B_DDR_Clk_pin и fpga_0_DDR_SDRAM_MT46V16M16_5B_DDR_Clk_n_pin это выходные сигналы от ядра к микросхеме и представляют собой тактирующую пару для DDR (прямой, инверсный). Прочитав ошибку я понял что проблема в констрейне (Please correct the constraints accordingly) но я не понимаю где!! Тип этих сигналов я задал так IOSTANDART=DIFF_SSTL2_II, так как в описании на плату задан стандарт сигналов для DDR и это SSTL2_I, а так как это пара то сигнал должен быть дифференциальным а, исходя из описания на плис она поддерживает только DIFF_SSTL2_II дифф. сигналы. Так в чем же ошибка?? Так же я прочитал констрейн который генерирует сам XPS на стандартные Xilinx борды, там кроме пинов есть еще куча информации типа задержки на лутах обратных связей и тд., но полностью смысл прочитанного я не понял может именно здесь все и завязано так как я такой информации в свой констрейн не вводил, только пины!! ПРОБЛЕМА №2 External port: Вытекает из проблемы 1! Дело в том, что физически DDR представлены как две отдельные микросхемы, но почти все сигналы, вот кроме этих самых приславутых клоков, у них объединены. Сразу оговорюсь что никакого воздействия на проблему 1 этот вопрос не оказал так как это 2 разных ХПС проекта и в 1 я эти цепи попросту не трогал! Я попытался банально объединить 2 внутренних сигнала в 1 цепь и присвоить ее внешнему порту и заслуженно получил: ERROR:MDT - SIGNAL:DDR_SDRAM_MT46V32M16_5B_DDR_CLK_n - multiple drivers found: INST:DDR_SDRAM_MT46V32M16_5B_1 PORT:DDR_CLK_n - C:\EDK_Proj\IPTA271\system.mhs line 327! INST:DDR_SDRAM_MT46V32M16_5B_2 PORT:DDR_CLK_n - C:\EDK_Proj\IPTA271\system.mhs line 356! ERROR:MDT - SIGNAL:DDR_SDRAM_MT46V32M16_5B_DDR_CLK - multiple drivers found: INST:DDR_SDRAM_MT46V32M16_5B_1 PORT:DDR_CLK - C:\EDK_Proj\IPTA271\system.mhs line 328! INST:DDR_SDRAM_MT46V32M16_5B_2 PORT:DDR_CLK - C:\EDK_Proj\IPTA271\system.mhs line 357! Так вот как бы мне произвести это объединение?? МБ есть какие-нибудь утилиты или ip_cores?? ПРОБЛЕМА №3 ETHERNET: Исходные данные: Микросхема: DP83865DVH Плис: XC3S4000FG676 Ядро: Microblaze(помоему v1.01b) от EDK 9.2.02i IP_core: generic_ethernet_10_100 v не знаю от EDK 9.2.02i Дело в том что на микросхеме реализован гигабитный Ethernet PHY_GMII, так же есть еще 2 режима PHY_RGMII и PHY_ MII! В принципе MII мне полностью подходит, так как это и есть LAN 10/100 опять же в описании на схему и микросхему Rx и Tx там представлены восьмиразрядными шинами [7..0], а у generic_ethernet_10_100 v не знаю от EDK 9.2.02i четырехразрядными [3..0], я конечно попробовал завести младшие 4 разряда на этих шинах и в итоге ничего!! Не линкуется!! Как мне оживить ETHERNET?? Конечно же можно было бы выбрать soft_temac ядро c GMII там все ок, но только оно не пакуется в спартан 3)) так что вот такие пироги!!Что же делать?? Заранее огромное спасибо тем кто прочитает до конца!!Жду ваших ответов с нетерпением!! И кстати если нужны даташиты то выложу без проблем!! Еще раз огромное спасибо!!

Сейчас буду пробовать!!!Попробую завести сигнал на 2 банка через буфеер!!Как законьчу расскажу!!Спасибо за помощь!

А как быть с сигналами СК и не СК они то у них разные и не объеденены. Или просто можно взять 1 и физически вывести его на 2 порта??Но тогда снова стает проблемма описанная выше!! И к стати у меня возникла еще одна ошибка на Xilinx нормального ответа нет мб вы встречали такое!!?? ERROR:Pack:1107 - Unable to combine the following symbols into a single DIFFM component: PAD symbol "fpga_0_DDR_SDRAM_MT46V16M16_5B_DDR_Clk_pin" (Pad Signal = fpga_0_DDR_SDRAM_MT46V16M16_5B_DDR_Clk_pin) BUFINV symbol "DDR_SDRAM_MT46V16M16_5B/DDR_SDRAM_MT46V16M16_5B/mpmc_core_0/gen_s3_ddr_phy.m pmc_phy_if_0/iobs/infrastructure_iobs/gen_clk[0].u_ddr_clk_buf/OBUFDS" (Output Signal = fpga_0_DDR_SDRAM_MT46V16M16_5B_DDR_Clk_pin) Each of the following constraints specifies an illegal physical site for a component of type DIFFM: Symbol "fpga_0_DDR_SDRAM_MT46V16M16_5B_DDR_Clk_pin" (LOC=H25 [Physical Site Type = DIFFS]) The component type is determined by the types of logic and the properties and configuration of the logic it contains. Please double check that the types of logic elements and all of their relevant properties and configuration options are compatible with the physical site type of the constraint. Please correct the constraints accordingly. Вроди я все правильно завел и тип порта поставил в соответствии с даташитом на плату и на плис а он ругается мол не тот тип или я чтото не понял?? Кстати fpga_0_DDR_SDRAM_MT46V16M16_5B_DDR_Clk_pin это и есть СК

А вот и файлы!!Две структурные схемы и цепи между плис и ддр!

OK!!!Вылажу в пн. тк сейчас не имею к ней доступа!!Огромное спасибо за ваше внимание!!

Ну хотя да действительно!!3-е состояние ниче не даст!!А вот как бы это выражение out_port <= sig_1 when flg='1' else sig_2 поместить в ХПС!!Ну я примерно представляю там вроде есть компонент визард!!А что использовать в качестве флага Чип селект ДДР??

Как VHDL это сделать то я понимаю а как в ХПС??Лезть в сорсы ХДЛ и там править?? И еще я нашел на Xilinx пример tri-state ip core но тока чет не смог его собрать. ТОчнее я его собрал вроди бы все как надо тока я не могу понять куда че заводить!!Так вот у кого нить такого модуля нет??

Ну так объясните мне пожалуйста как мне быть с этой ошибкой!!Как присвоить 2 цепи к 1 внешнему порту???

nтоесть вы имеете в виду что можно просто в 1 йп блоке ддрки сделать 32 разрядную шину данных и все или я чето не правильно понял?? А как этот мультиплексор повесить на шину!!??В ХПС такого йп блока нет!!А схемки я сейчас прикреплю. Вот и файлы

Сейчас пойду пробовать!!Спасибо за рекомендации!!Позже напишу что получилось!!А и схему тогда же выложу!!Спасибо огромное за ответы!!

Доброе время суток!!! Я только начинаю изучать ХПС и у меня возникла некоторая проблема!! Дело в том, что я использую 2 йп блока ДДР у них физически на плате объединены практически все цепи кроме данных. А именно: Net DDR_SDRAM_MT46V36M16_5B_DDR_Addr<12> LOC=K23; Net DDR_SDRAM_MT46V36M16_5B_DDR_Addr<11> LOC=J25; Net DDR_SDRAM_MT46V36M16_5B_DDR_Addr<10> LOC=J24; Net DDR_SDRAM_MT46V36M16_5B_DDR_Addr<9> LOC=K22; Net DDR_SDRAM_MT46V36M16_5B_DDR_Addr<8> LOC=J22; Net DDR_SDRAM_MT46V36M16_5B_DDR_Addr<7> LOC=J21; Net DDR_SDRAM_MT46V36M16_5B_DDR_Addr<6> LOC=H22; Net DDR_SDRAM_MT46V36M16_5B_DDR_Addr<5> LOC=H21; Net DDR_SDRAM_MT46V36M16_5B_DDR_Addr<4> LOC=D26; Net DDR_SDRAM_MT46V36M16_5B_DDR_Addr<3> LOC=H20; Net DDR_SDRAM_MT46V36M16_5B_DDR_Addr<2> LOC=J20; Net DDR_SDRAM_MT46V36M16_5B_DDR_Addr<1> LOC=H23; Net DDR_SDRAM_MT46V36M16_5B_DDR_Addr<0> LOC=J23; Net DDR_SDRAM_MT46V36M16_5B_DDR_BankAddr<1> LOC=L21; Net DDR_SDRAM_MT46V36M16_5B_DDR_BankAddr<0> LOC=L22; Net DDR_SDRAM_MT46V36M16_5B_DDR_WE_n LOC=M26; Net DDR_SDRAM_MT46V36M16_5B_DDR_CAS_n LOC=N22; Net DDR_SDRAM_MT46V36M16_5B_DDR_RAS_n LOC=P20; Net DDR_SDRAM_MT46V36M16_5B_DDR_CS_n LOC=K24; Net DDR_SDRAM_MT46V36M16_5B_DDR_CE LOC=L23; Эти цепи являются для двух ДДРок общими!!Так вот проблема в следующем при попытке просто создать новый внешний порт дать ему название, дать название его цепи, а потом присоединить к ней любые два из перечисленных выше сигналов ХПС выдает ошибку которую я привел на рисунке и в принципе это правильно, так как сигналы выходные и для правильной работы схемы нужно вешать на линию буфер который выводил бы ее в 3-е состояние и определял бы какой из источников сигнала присоединен к цепи в данный момент времени. Автоматически это не происходит а как это сделать самому в ХПС я к сожалению не знаю!! Так вот подскажите мне пожалуйста как можно правильно присоединить к внешнему порту 2 внутренних цепи!! Заранее благодарен!!

:a14: :a14: Я перезавел из друг на друга и о чудо все развелось! Спасибище ВСЕМ!!!!!!! :a14: :a14:

Так это значит ддрка виновата!!Ладно спс пойду смотреть!!Спасибо всем огромное!!!Завтра обязательно попробую исправить и все расскажу!! Еще раз спасибо всем!!! Кстати насчет БРАМ. Он там 2х портовый. Spartan-3 devices require the DDR2_DQS_DIV_I and DDR2_DQS_DIV_O signal externally to create a loopback timing signal. When this signal is not connected, an input to an IBUF inside of the IBUF is tied to internal ground. This situation creates multiple drivers on the ground signal, and an invalid IBUF/PAD connection. Я понял что эта ошибка возникает из за не не привязанных ни к чему этих сигналов DDR2_DQS_DIV_I and DDR2_DQS_DIV_O!!Но кудаже их привизать??Друг на друга чтоль?? ДЛя loopback??

Значит тогда насколько я понимаю надо создать еще 1 блок БРАМ и подключить к нему один из контроллеров?? Сейчас попробую!А по позже поделюсь полученным результатом!! Спасибо за помощь!!Пошел пробовать!!

Доброе время суток!!! Помогите пожалуйста мне разобраться с ошибкой побороть которую я утратил всякую надежду!!! Эта ошибка приведена на рисунке (ERR)!! Поясняю ее!! Когда я создаю проект выбираю одну из Xilinx бордов (а точнее S3E Starter Board Rev D), то все замечательно!! Более того я могу потом все от туда по удалять и добавить свою плис и периферию!! И все будет работать нормально!! И файл прошивки будет создан!! Правда тогда возникает проблема с констрейном так как автоматически он не гинерится, а под новую периферию его надо полностью переписывать! Но все равно я считаю что этот способ не много не правильным(ну а точнее не приемлем, так как это своего рода извращение)!! А когда я создаю свой проект, то при синтезе выскакивает вот эта ошибка: ERROR:NgdBuild:455 - logical net 'ilmb_LMB_BE<0>' has multiple driver(s): Я почитал про этот сигнальчик в даташите на шину (он не большой и приложен в файлах) и честно говоря не понял где там у него multiple driver(s)!! Ведь проект автоматически создается значит и связи все должны быть по нормальному сделаны!! Я перепробовал уже все!! Стирал хардвар!! Гинерил за ново адреса!! Эффект был нулевой!! Поэтому после двухнедельной ломки головы решил обратится в последнюю, как мне кажется, инстанцию, так что если не найду ответа здесь даже не знаю что делать! Да, и на основе вышеперечисленного (что у Xilinx работает а у меня нет) я сделал вывод что как то не правильно создаю проект (процесс его создания приложен на рисунках 1-12). Ну хотя делаю вроде все как там задано!! Ведь там ни в лево ни в право не отойти! Только выбрать плис, частоту ядра, периферию и задать кэш! Зарание спасибо за потраченное вами время!!! А вот собственно и сама ошибка и даташит. Они просто не поместились в предидущей теме. lmb_bram_if_cntlr.pdf

Ну ладно спс хоть на этом совете!! Буду поочередно писать то руками то ногами чтоб ни те не другие не уставали!! :)

Доброе время суток!! Проблемка у меня на первый взгляд кажется кончно шуточная но я над ней уже бьюсь 2 дня!!И не каких видимых результатов!! Дело в том что мне нужен констрейн!! Конечно же ХПС в начале генерит свой констрейн, но на этом все дело и заканьчивается!!У меня где-то в дополнении к основным, еще штук 30-40 внешних портов и прописать их вручную конечно можно было бы за 2 дня, но это же не оптимальное решение!! Должна же быть утилитка(как в альтиуме) которая бы создавала Констрейн файл со всеми портами!!Я к сожалению ее пока еще не нашел!!Но надеюсь она есть!! Спасибо за ваше внимание и за помощь!!!!

Спасибо!!!Огромное за ваше участие сейчас пойду смотреть!!

Я перегенерировал адреса!! Очистил хардвар!! Урезал всю переферию до минимума!! Запустил лбген, но всеравно та же ошибка!!!!

Насчет XCL я не знаю я ее не добавлял! Проект создан с помощью визарда!! А за адреса спасибо сейчас буду пробывать!! П.С. Если не тяжело обясните что это за шина такая XCL! Зарание спасибо!!!!!

Доброе время суток!!!! Сразу к делу!! Я сейчас создаю cвой хардовый проект (он находится на прикрепленных файлах с 1 по 13, на 14 рисунке представленны все адреса) в ЕДК 9.2.02i под Xilinx S3 xc3s4000 с не очень то большой периферией (она приведена на рисунках) и уже 3 день бьюсь с непонятными ошибками!!! Следующего типа: 1) Проблема с шиной iLMB!!Причем я проект е трогал вообще тока создал и нажал апдэйт битстрим и получил при разводке следующий лог: I' has unconnected output pin WARNING:NgdBuild:443 - SFF primitive 'xps_timer_1/xps_timer_1/TC_CORE_I/TIMER_CONTROL_I/TCSR0_GENERATE[1].TCSR0_FF _I' has unconnected output pin WARNING:NgdBuild:443 - SFF primitive 'xps_timer_1/xps_timer_1/TC_CORE_I/TIMER_CONTROL_I/TCSR0_GENERATE[0].TCSR0_FF _I' has unconnected output pin ERROR:NgdBuild:455 - logical net 'ilmb_LMB_BE<0>' has multiple driver(s): pin G on block XST_GND with type GND, pin PAD on block lmb_bram/lmb_bram/ilmb_LMB_BE<0> with type PAD ERROR:NgdBuild:924 - input pad net 'ilmb_LMB_BE<0>' is driving non-buffer primitives: pin G on block XST_GND with type GND, pin I0 on block microblaze_0/microblaze_0/Area.Implement_Debug_Logic.Debug_I/dbg_stop_i_not00 011 with type LUT3, pin I0 on block microblaze_0/microblaze_0/Area.Implement_Debug_Logic.Debug_I/Want_to_Stop_not 00011 with type LUT4, pin I3 on block microblaze_0/microblaze_0/Area.Implement_Debug_Logic.Debug_I/dbg_stop_i_mux00 001 with type LUT4, pin I3 on block mb_plb/mb_plb/GEN_SHARED.I_PLB_ARBITER_LOGIC/I_ARBCONTROL_SM/Set_Cnt_on_plb2o pb_rearb_en4 with type LUT4, pin I0 on block mb_plb/mb_plb/GEN_SHARED.I_PLB_ARBITER_LOGIC/I_ARBCONTROL_SM/Set_Cnt_on_plb2o pb_rearb_en15 with type LUT4, pin I0 on block mb_plb/mb_plb/GEN_SHARED.I_PLB_ARBITER_LOGIC/I_ARBCONTROL_SM/Set_Cnt_on_plb2o pb_rearb_en4 with type LUT4, pin I1 on block mb_plb/mb_plb/GEN_SHARED.I_PLB_ARBITER_LOGIC/I_ARBCONTROL_SM/Set_Cnt_on_plb2o pb_rearb_en4 with type LUT4, pin I2 on block mb_plb/mb_plb/GEN_SHARED.I_PLB_ARBITER_LOGIC/I_ARBCONTROL_SM/Set_Cnt_on_plb2o pb_rearb_en4 with type LUT4, pin I2 on block mb_plb/mb_plb/GEN_SHARED.I_PLB_ARBITER_LOGIC/I_ARBCONTROL_SM/Set_Cnt_on_plb2o pb_rearb_en12 with type LUT4, pin I3 on block mb_plb/mb_plb/GEN_SHARED.I_PLB_ARBITER_LOGIC/I_ARBCONTROL_SM/Set_Cnt_on_plb2o pb_rearb_en12 with type LUT4, pin I1 on block mb_plb/mb_plb/GEN_SHARED.I_PLB_ARBITER_LOGIC/I_ARBCONTROL_SM/Set_Cnt_on_plb2o pb_rearb_en15 with type LUT4, pin I2 on block mb_plb/mb_plb/GEN_SHARED.I_PLB_ARBITER_LOGIC/I_ARBCONTROL_SM/Set_Cnt_on_plb2o pb_rearb_en15 with type LUT4, pin I1 on block mb_plb/mb_plb/GEN_SHARED.I_PLB_ARB ITER_LOGIC/I_ARBCONTROL_SM/Set_Cnt_on_plb2o pb_rearb_en12 with type LUT4, pin I0 on block mb_plb/mb_plb/GEN_SHARED.I_PLB_ARBITER_LOGIC/I_ARBCONTROL_SM/Set_Cnt_on_plb2o pb_rearb_en12 with type LUT4, pin I0 on block ilmb_cntlr/ilmb_cntlr/lmb_we_3_and00001 with type LUT3, pin I2 on block ilmb_cntlr/ilmb_cntlr/lmb_we_2_and00001 with type LUT3, pin I2 on block ilmb_cntlr/ilmb_cntlr/lmb_we_1_and00001 with type LUT3, pin I2 on block ilmb_cntlr/ilmb_cntlr/lmb_we_0_and00001 with type LUT3, pin I0 on block ilmb_cntlr/ilmb_cntlr/lmb_we_0_and00001 with type LUT3 WARNING:NgdBuild:452 - logical net 'N38' has no driver WARNING:NgdBuild:452 - logical net 'N39' has no driver WARNING:NgdBuild:452 - logical net 'N40' has no driver WARNING:NgdBuild:452 - logical net 'N41' has no driver WARNING:NgdBuild:452 - logical net 'N42' has no driver WARNING:NgdBuild:452 - logical net 'N43' has no driver WARNING:NgdBuild:452 - logical net 'N44' has no driver WARNING:NgdBuild:452 - logical net 'N45' has no driver WARNING:NgdBuild:452 - logical net 'N46' has no driver WARNING:NgdBuild:452 - logical net 'N47' has no driver WARNING:NgdBuild:452 - logical net 'N48' has no driver WARNING:NgdBuild:452 - logical net 'N49' has no driver WARNING:NgdBuild:452 - logical net 'N50' has no driver WARNING:NgdBuild:452 - logical net 'N51' has no driver WARNING:NgdBuild:452 - logical net 'N52' has no driver WARNING:NgdBuild:452 - logical net 'N53' has no driver WARNING:NgdBuild:452 - logical net 'N54' has no driver WARNING:NgdBuild:452 - logical net 'N55' has no driver WARNING:NgdBuild:452 - logical net 'N56' has no driver WARNING:NgdBuild:452 - logical net 'N57' has no driver WARNING:NgdBuild:452 - logical net 'N58' has no driver WARNING:NgdBuild:452 - logical net 'N59' has no driver WARNING:NgdBuild:452 - logical net 'N60' has no driver WARNING:NgdBuild:452 - logical net 'N61' has no driver WARNING:NgdBuild:452 - logical net 'N62' has no driver WARNING:NgdBuild:452 - logical net 'N63' has no driver WARNING:NgdBuild:452 - logical net 'N64' has no driver WARNING:NgdBuild:452 - logical net 'N65' has no driver WARNING:NgdBuild:452 - logical net 'N66' has no driver WARNING:NgdBuild:452 - logical net 'N67' has no driver WARNING:NgdBuild:452 - logical net 'N68' has no driver WARNING:NgdBuild:452 - logical net 'N69' has no driver WARNING:NgdBuild:452 - logical net 'N70' has no driver WARNING:NgdBuild:452 - logical net 'N71' has no driver WARNING:NgdBuild:452 - logical net 'N72' has no driver WARNING:NgdBuild:452 - logical net 'N73' has no driver WARNING:NgdBuild:478 - clock net debug_module/bscan_drck1 with clock driver debug_module/debug_module/BUFG_DRCK1 drives no clock pins Partition Implementation Status ------------------------------- No Partitions were found in this design. ------------------------------- NGDBUILD Design Results Summary: Number of errors: 2 Number of warnings: 96 One or more errors were found during NGDBUILD. No NGD file will be written. Writing NGDBUILD log file "system.bld"... ERROR:Xflow - Program ngdbuild returned error code 2. Aborting flow execution... make: *** [__xps/system_routed] Error 1 Done! Не могу понять откуда взялся этот общий доступ к 0 разряду этой шины!!Ведь я сам ничего туда не заводил!! 2)Если поменять тип памяти с сгенерированного на тот который нужен мне то получаю следующий лог: Running DRC Tcl procedures for OPTION IPLEVEL_DRC_PROC... ERROR:MDT - issued from TCL procedure "check_icache_fsl" line 86 microblaze_0 (microblaze) - ICACHE address space [0x8C000000:0x8FFFFFFF] does not match IP "DDR_SDRAM_MT46V16M16_5B" on bus "ixcl" INFO:coreutil - License for component <xps_ethernetlite_v1> allows you to use this component, and also grants you access to the source code used to implement this component. INFO:coreutil - License for component <xps_uart16550_v1> allows you to use this component, and also grants you access to the source code used to implement this component. INFO:coreutil - License for component <xps_uart16550_v1> allows you to use this component, and also grants you access to the source code used to implement this component. INFO:coreutil - License for component <xps_uart16550_v1> allows you to use this component, and also grants you access to the source code used to implement this component. INFO:coreutil - License for component <xps_uart16550_v1> allows you to use this component, and also grants you access to the source code used to implement this component. INFO:coreutil - License for component <xps_uart16550_v1> allows you to use this component, and also grants you access to the source code used to implement this component. Running UPDATE Tcl procedures for OPTION PLATGEN_SYSLEVEL_UPDATE_PROC... INFO: The Generic_Ethernet_10_100 core has constraints automatically generated by XPS in implementation/generic_ethernet_10_100_wrapper/generic_ethernet_10_100_wrapper.u cf. It can be overridden by constraints placed in the system.ucf file. INFO: The DDR_SDRAM_MT46V16M16_5B core has constraints automatically generated by XPS in implementation/ddr_sdram_mt46v16m16_5b_wrapper/ddr_sdram_mt46v16m16_5b_wrapper.u cf. It can be overridden by constraints placed in the system.ucf file. ERROR:MDT - platgen failed with errors! make: *** [implementation/system.bmm] Error 2 Done! хотя HIGHADDRES для ДДР у меня совсем другой!! 3)И последнее если после всего вообще удалить ДДРку то возникает последняя и напрочь убивающая меня ошибка: Running DRC Tcl procedures for OPTION IPLEVEL_DRC_PROC... ERROR:MDT - issued from TCL procedure "check_icache_fsl" line 152 microblaze_0 (microblaze) - The ICACHE XCL bus interface is unconnected. The MicroBlaze processor (version v5.00.a and higher) requires that the XCL bus interface is connected when the ICACHE is enabled. INFO:coreutil - License for component <xps_ethernetlite_v1> allows you to use this component, and also grants you access to the source code used to implement this component. INFO:coreutil - License for component <xps_uart16550_v1> allows you to use this component, and also grants you access to the source code used to implement this component. INFO:coreutil - License for component <xps_uart16550_v1> allows you to use this component, and also grants you access to the source code used to implement this component. INFO:coreutil - License for component <xps_uart16550_v1> allows you to use this component, and also grants you access to the source code used to implement this component. INFO:coreutil - License for component <xps_uart16550_v1> allows you to use this component, and also grants you access to the source code used to implement this component. INFO:coreutil - License for component <xps_uart16550_v1> allows you to use this component, and also grants you access to the source code used to implement this component. Running UPDATE Tcl procedures for OPTION PLATGEN_SYSLEVEL_UPDATE_PROC... INFO: The Generic_Ethernet_10_100 core has constraints automatically generated by XPS in implementation/generic_ethernet_10_100_wrapper/generic_ethernet_10_100_wrapper.u cf. It can be overridden by constraints placed in the system.ucf file. ERROR:MDT - platgen failed with errors! make: *** [implementation/system.bmm] Error 2 Done! Что за шина такая!!Объясните!! В общем вот 3 моих умопомрачительных проблемы!!Подскажите как с ними справится или хотя бы дайте направления для их решения!!!! :smile3046: :maniac: :07: И кстати там по умолчанию стоят DDR_SDRAM_MT64V16M16_5B, а мне нужно DDR_SDRAM_MT64V16M32_5B сразу можно их прописать как-нибудь а не потом настраивать??