Jump to content

    

Zeratul

Участник
  • Content Count

    110
  • Joined

  • Last visited

Community Reputation

0 Обычный

About Zeratul

  • Rank
    Частый гость
  1. Да действительно работает!! Проверил на ВИН7!! Всем Спасибо кто принимал участие!! Особенно konoval1!! Если кому надо переходите по ссылке изложенной выше и качайте лицген!!
  2. Спасибо за разъяснения послал запрос
  3. Да я б с удовольствием, но я так понял для этого надо приглашение от админа или куча постов полезных а у меня ни того не другого нету!! Или есть более простой путь попасть в свои??
  4. Спасибо всем!!! Иду искать!! Если для 12,3 найду отпишусь!!
  5. а где ее взять??? Подскажите!!! В 12,3 все лицензии находятся в одном файде Xilinx.lic в 11 так же???
  6. Ну что ни у кого даже идей нет где его достать???
  7. Доброе время суток!!! Помогите пожалуйста найти EDK 12.3 license generator обращаюсь к вам так как перерыв в течении 4 суток инет, поймав кучу червей вирусов и еще не пойми чего оного так и не нашел. Если кому не сложно помочь советом по поиску или поделитьтся им, то пишите в личку заранее благодарен!!!
  8. Я хочу подключить свою периферию mpd файл которой я привел ранее. Она показана на рисунке рис BSB1 – Xilinx Board и называется RS485_1_Config Там есть всего один параметр PARAMETER C_EXT_PIN_VAL = 0, DT = INTEGER, RANGE = (0,1), DESC = Value, PERMIT = BASE_USER, VALUES = (1=High, 0=Low)#, IO_IS = VAL именно его я хочу видеть и иметь возможность править в визарде. Точно так же как параметр бодрэйт у уарта.
  9. Ну помогите кто нибудь неужели ни кто не сталкивался дело то хорошее!!Удобное!!
  10. Доброе время суток!! Сразу к делу. Я пытаюсь создать свой борд под ЕДК. Первой проблемой для меня было то, что моя периферия не добавляется в визард. Порывшись немного в документации, я нашел опцию (MPD файла) OPTION USAGE_LEVEL = BASE_USER, которая разрешает добавлять оную в проект с помощью BSB. После этого встала проблема, над которой я бьюсь и поныне. Перепробовав все варианты, прибегаю к вашей помощи, так как сам весь иссяк. Проблема следующая: Так как всякого рода визарды в том числе и BSB созданы для максимального облегчения и упрощения жизни пользователя то моя проблема особенно актуальна. Дело в том что я не могу в самом визарде менять параметры своей периферии. То есть я вижу только название перефирии и все. Все параметры остаются за кадром, их как бы просто нет (но если задать их жестко в самом тексте xbd, то значения нормально присваиваются, тока мне не хочется каждый раз как решил поменять параметры для нового назначения платы лезть и править xbd). Хотя в самой среде они замечательно видны и правятся. Порывшись немного в документации, я нашел атрибут для параметра (MPD файла) PERMIT = BASE_USER, который якобы разрешает править в BSB параметры периферии. Бился, бился как рыба о бетонную стену, но все напрасно моих параметров в BSB так и не появилось. А еще я нашел разницу в названия параметров, когда делаешь проект через Custom Board параметры периферии называются по одному, когда же цепляешь Xilinx Board то у той же периферии меняются хоть и немного имена этих параметров. Это проиллюстрировано на рисунках рис BSB1 – Xilinx Board рис BSB2 – Custom Board Причем для Custom Board имена всех параметров строго соответствуют атрибуту DESC (MPD файла). Откуда же берутся имена для Xilinx Board для меня так и осталось загадкой я даже скачал прогу которая ищет текст в файлах и папках. Нулевой результат нет такого текста (bit per seconds) и все. Если есть какие либо предположения, советы, замечания, сорцы то жду вашей помощи!!! ЗАРАНИЕ СПАСИБО!!!!! вот MPD ################################################################### ## ## Name : man_ext_port ## Desc : Microprocessor Peripheral Description ## : Automatically generated by PsfUtility ## ################################################################### BEGIN man_ext_port ## Peripheral Options OPTION RUN_NGCBUILD = TRUE OPTION IMP_NETLIST = TRUE OPTION STYLE = HDL OPTION HDL = VHDL OPTION IPTYPE = PERIPHERAL OPTION USAGE_LEVEL = BASE_USER OPTION DESC = Manually Configured External Port OPTION LONG_DESC = Manually Configured External Port for Generel Purpose. OPTION IP_GROUP = MICROBLAZE:PPC:Utils OPTION ARCH_SUPPORT_MAP = (OTHERS=PREFERRED) IO_INTERFACE IO_IF = MAN_EXT_PORT, IO_TYPE = MAN_EXT_PORT_V1 ## Generics for VHDL or Parameters for Verilog PARAMETER C_EXT_PIN_VAL = 0, DT = INTEGER, RANGE = (0,1), DESC = Value, PERMIT = BASE_USER, VALUES = (1=High, 0=Low)#, IO_IS = VAL ## Ports PORT MEP = "", DIR = O, IO_IS = CONF_PIN#, INITIALVAL = GND END а вот и XBD # ------------------------------------------------------------- # Copyright(C) 2005 by Xilinx, Inc. All rights reserved. -- # -- # This copyright notice must be retained as part -- # of this text at all times. -- # ------------------------------------------------------------- ATTRIBUTE VENDOR = ya ATTRIBUTE SPEC_URL = www.xilinx.com ATTRIBUTE CONTACT_INFO_URL=http://www.xilinx.com/support/techsup/tappinfo.htm ATTRIBUTE NAME = -- ATTRIBUTE REVISION = 1 ATTRIBUTE DESC = -- ATTRIBUTE LONG_DESC = 'DSE 4000 utilizes Xilinx Spartan-3 XC3S4000-4FG676 device. The board includes 1 CAN serial ports, 1 RS232 serial ports, 8 RS485 serial ports, 10/100 Ethernet port, 2MB SSRAM. Push button X5:1 is used as system reset. ' BEGIN IO_INTERFACE ATTRIBUTE IOTYPE = MAN_EXT_PORT_V1 ATTRIBUTE INSTANCE=RS485_1_Config # PARAMETER C_EXT_PIN_VAL = 1, IO_IS=VAL если так, то нормально выставляется PORT RS485_1_Conf = CONN_RS485_1_Conf, IO_IS = CONF_PIN#, INITIALVAL = GND END BEGIN FPGA ATTRIBUTE INSTANCE = fpga_0 ATTRIBUTE FAMILY = spartan3 ATTRIBUTE DEVICE = XC3S4000 ATTRIBUTE PACKAGE = FG676 ATTRIBUTE SPEED_GRADE = -4 ATTRIBUTE JTAG_POSITION = 2 PORT RS485_1_Conf = CONN_RS485_1_Conf, UCF_NET_STRING=("LOC=M13", "IOSTANDARD = LVCMOS33") END
  11. К передатчику доступа не имею!! Но вроди кое что придумал!! Сейчас потестирую! Потом выложу ВД если все получится!! Спасиби за содействие и информащию!!
  12. HDB3??? Что значит пройтись скремблером 7 кой самосинхронным в каких доках??Есть ссылка или хотяб что нить чтоб облегчило поиск!!?? Почитал по ссылке стало немного понятнее!!тока не нашел там 8б/10б!! Прочитав статью я понял что код ко мне приходит в NRZ! Кстати еще Насколько я понял чтоб правильно перекодировать куданибудь из NRZ нужно сначала зацепитьсяза фазу а уж потом алгоритм свой пускать! Если так то какойсмысл перекодировать!?? Если поймав фазу я смогу спокойно принять NRZ сигнал!?? Для меня главное подстраиваться каждый передний фронт под фазу входного сигнала!!Подстраевать свой клок под него!!
  13. Так дело все и в том что поток синхронизировать по переднему фронту больше не за что зацепиться!! 8b/10b???
  14. Да там все просто идет непрерывный поток 2 Мб/с надо его правильно принять и отослать накомп по изернету. а исходники посмотрел бы, выложите либо сюда либо на мыло superrodman@mail.ru если не сложно Информация никак не кодируется тоесть: лог 1 = 1, лог 0 = 0 вот и все просто главное не сбиться И кстати гже можно почитать про pll по русски ну или хотябы полезное что нить по английски!! А что за захват частоты в обычном уарте??Там же протоколсвой есть стартоывй стоповый зачем там это ФАПЧ в смысле??!???
  15. Доброе время суток у меня такой вопрос Ко мне приходит поток 2Мб/с причем он идет постоянно может идти сутки в принципе сам прием не сложен нарезал по тактовой на куски забил в фифо и вперед!! Вопрос состоит в седеющем из за нестабильности генераторов на приемной и передающих платах погодных условий и космического ветра)) Может произойти перекос фаз и за сутки накопится неслабая ошибка! Поэтому я хотел бы захватывать фазу сигнала каждый предний фронт я придумал два пути в общем то это 1 путь просто в немного разных исполнениях 1-ый вариант Есть 2а автомата 1 следит за фазой и обнуляет в торой по переднему фронту сигнала 2-ой Считает до середины импульса и забирает сигнал затем еще столько же и сбрасывается в 0 2-ойвариант Есть 2а автомата 1 следит за фазой и обнуляет в торой в по переднему фронту сигнала 2-ой выделяет тактовую из сигнала После чего по тактовой забираем по заднему фронту информацию. Задумка то хороша!!Но исполнение!!Вот вариант №2 Process (Signal, CLK) Variable st : integer range 0 to 31; begin If signal’event and signal = ‘1’ then St := 0; End if; If ( CLK’event and CLK = ‘1’ ) then --Сдесь делаем тактовую Case st is When 0 => CLK_dcm = ‘1’;st++; When 15 =>CLK_dcm = ‘0’;st++; When 31 =>st:=0; When others =>st++; End case; End if; End process; Так вот Xilinx Пишет что эта конструкция с st не синтезабельна из за отсутствия возможности синхронизации!! ВОПРОС как поймать фазу!!Сделать привязку к фазе!!Вообще я за вариант с тактовой по-моему так проще!!Кто сталкивался подскажите!!ЖДУ!!