Если по шагу через триггер, то внтрення частота плис должна быть в фазе с одним из входов. PLLartix может работать как zero delay buffer вопрос насколько точно
Сделать разность фаз равной нулю. В случае с фазовым детектором подгоняют частоту и смещение фазы (терминология). У меня 16 плат тактируются звездой через одинаковые кабели, а одна - этот сигнал выдаёт, то есть на 15 всё хорошо, а на главной фаза не та. Обраткой по тому же кабелю решил завести сигнал с общего буфера и подогнать его фазу (ставить генератор на общей плате не удобно для пользователей).
Можно настроить idelay в диф ячейке (там две idelay) чтобы разность была в один tap и ловить там переход, а можно просто двигать фазу подгоняемого сигнала и ловить фрон триггером. Вот и интересно, какая точность будет. Либо классика - фазовый детектор, фильтр, ацп. Думаю 10-20 ps меня бы устроило, это генератор частоты позволяет двигать фазу через 0.3 ps
Добрый день, коллеги! Возникла задача точно выровнять по фазе внешние тактовые сигналы, на плис приходят 2 lvds сигнала, источник сигнала может двигать фазу через 0.3 ps. Вот думаю сделать на плис фазовый детектор на лог. вентилях, вывести разность на выход, далее аналоговый фильтр и на вход XADC. Ну или эту разность на вход триггера и сработает или нет. Какую реально точность выравнивания фазы можно получить? Может кто уже делал или app note встречал?
Если буду переделывать, то сдвигать не буду точно. Это было потому, что сначала делал корку, а потом драйвер (готовый jungo). Достаточно выровнять буфер по границе 16 байт. Да мне приём и не нужен, достаточно процессорных 32-битных команд по слову, чтобы axi-lite мастера сделать.
откуда 16? Выходн 32 бит - 4 байта, tlp были 32 битные, один регистр памяти - хвостик пишем сначала (пусть 2 байта), потом от целого слова 2 старших байта в регистр памяти - два младших на выходд вместе с содержимым регистра памяти
Пусть не 16, а 272 с адреса fffc Первый запрос 4 - байта, второй 128, третий 128, четвёртый 12. Пересечений не будет ни в одном из запросов.У меня было только требование - полная длина пакета кратна 32 бит, так как у fifo на выходе не было byte enable. Даже в случае со страницами 4к, только первая страница и первый её запрос требует выравнивания. Попростие программиста вывести физические адреса страница посе лока, сразу видно будет. Длина выравнивая addr1 % 128 если запросы по 128 байт
Где же я попался? Первый запрос выравнивающий - 4 байта, последний - неполный. Остальные по 128 байт. Раньше материнки только 128 поддерживали, да и можно payload size принудительно ограничить в самой плис. Ну или учесть.
Кто-нибудь пробовал такие макетки для pcie?
https://aliexpress.ru/item/1005003142993313.html?_1ld=3120413_1&_randl_currency=RUB&_randl_shipto=RU&acnt=4173237791&aff_platform=jvru&aff_short_key=brxT3bLh&albad=481188168148&albag=110288398221&albagn=mbag&albch=dspl&albcp=11664845271&albkwd=pla-325425753764&campaignName=JVRU_CM_ALI_WEBall_RU_UA_sTRADE_ROAS_TOPSALEDIRECT_0_Perform&cn=11664845271&dp=EAIaIQobChMIu_XB5MyE9QIVHQmiAx0gWwaNEAEYASABEgISgvD_BwE&feed_id=191&gclid=EAIaIQobChMIu_XB5MyE9QIVHQmiAx0gWwaNEAEYASABEgISgvD_BwE&isdl=y&netw=u&sellermenu_hide=true&sku_id=12000024326506506&src=googleweb&tracelog=googleweb_jvru_mbag_11664845271&utm_campaign=JVRU_CM_ALI_WEBall_RU_UA_sTRADE_ROAS_TOPSALEDIRECT_0_Perform&utm_medium=mbag_cpc&utm_source=google
Я уже не помню тонконстей выравнивания, у меня быы fifo интерфейс - 32 бита на вход - 32 на выход без byte enable. Сдвиговые регистры помню были, значит внутри слова выранивались байты.
По памяти это много даст. 4k страница в виндах получается когда делаешь lock памяти из user space. Куча дескрипторов, которые нужно где то хранить или подкачивать. А второй вариант - это кускок непрерывной физической памяти, но небольшой, как правило, не больше 1 мбайта. Для такого варианта все tlp имеют max payload size, пересечения 4k исключены.
В своё премя я смотрел со стороны плис, как выглядят пакеты после lock - первый и последний не выровнены, остальные выровнены по границе 4k
