dmitry-tomsk

2017.3 для артиксов и цинков 7000, стабильно работает. Редактор лучше emacs+VHDL addon, код пишет и оформляет сам - шаблоны под себя один раз сделать только.

А что мешает библиотеку организовать? Там же базы данных ссылок подключаются также, как в ментор dxd databook. По подписке там большая интернет база-данных с символами и корпусами. Orcad в аллегро входит. Там ещё новый редактор есть, по мне так и оркад неплох. Другое дело, что у нас электроника почти только военная, требуют ескд. Хотя с другой стороны, есть отдел документации, который может схему в visio перерисовать, да перечни составить. За бугром главное скорость разработки, интернет базы так популярные, а как ты схему оформил, так и сойдёт.

УГО создаются не в оркаде, кроме мелочи, а в orcad library builder. Кроме того, большинство производителей мс если и имеют готовые символы на сайтах, то в формате оркада обязательно, а в AD крайне редко.

А мне тем более зачем перед начинающим инженером оправдываться, если он даже не знает на каком этапе планирование делается, а на каком конденсаторы на нижней стороне платы размещаются, да ещё и перевода терминов элементарных не знает? Бандли, да декапы! Стыдно должно быть, юноша!

Вот не надо только оправдываться тем, что я Вам что-то плохо объяснил и уходить в сторону. Выкладывайте свой пример и описывайте свой подход к работе, а мы все вместе тут дружно посмеёмся и без всяких смайликов.

Я привёл картинку, объяснил вкратце как нужно работать с автоматом. Вы - ничего не показали, не предложили, а только утверждаете, что то всё это у Вас не работало и делали Вы вовсе не так, как я написал. Ну какой из этого вывод можно сделать?

При чём здесь труд конструктора по размещению компонентов на плате и автоматическое назначение правильной распиновки? Задачу размещения никто не отменял, автоматов для этого нет. Если элементы bundle будут пересекаться - будут пересекаться и трассы, то есть трассировка по этому слою уже невозможна. Как правило, скоростные трассы по одному слою и прокладывают, так как согласование импедансов в большом количестве слоёв при ограничении на толщину платы сделать сложно. На картинке у меня гигабитные диф. пары в основном, матрица разреженная, так как это более дешёвая версия предыдущего дизайна с уменьшенным вдвое числом каналов.

Объясняю альтинавтам что такое планирование и авто-оптимизация. Программист плис заходит в fpga system planner и импортирует из вивадо/кактуса свой проект. Далее разделяет сигналы на группы, проще всего по микросхемам, gtp группам,разъёмам и т.д. Далее аллегро загружает проект fpga system planner и рисует bundle на основе этих групп. Задача плнировки - задать слои и положение этих bundle. Далее делается ручной или автоматический funout микросхем, разъёмов и т.д. на противоположном от fpga конце. Далее выбирается bundle строится последовательность на стороне микросхем и автоматическая распиновка выводов на стороне fpga, после которой нет пересечений трасс (штрих-пунктирные линии на картинке не пересекаются). Далее распиновка через fpga system planner передаётся обратно в вивадо/кактус. Никакого ручного выбора пинов или свопа нет.

Ну покажи свою, герой!

Один из последних моих дизайнов - 6-ти слойка после планирования и оптимизации распиновки, BGA1156. Думаю peshkoff-вым и 20 слоёв не хватило бы.

Как говорится, не попробуешь - не узнаешь. Мне довелось поработать с плис со всеми тремя сапрами - аллегро с его планированием связей и автоматическим свапом прямо в редакторе - самый удобный и быстрый вариант. Менторовоский автомат много лишних действий требовал и тупил жутко на коротких обрезках, в альтуиме почти всё вручную - для мазохистов он в этом плане.

Копирование выводов fpga - это чудачество в наше время. И ментор и аллегро имеют инструменты для автоматического переноса проекта fpga c vivado/кактуса на схему и автоматическую или полу-автоматическую оптимизацию распиновки выводов, что значительно снижает число слоёв платы и затраты на такую работу маленькие. В альтиуме ничего подобного нет. Помимо скорости - исключаются любые ошибки на невнимательность, как-то io стандарты, питающие напряжения.

FX3 даёт скорость до 400 мбайт в секунду, стабильная средняя в моих проектах 385 на каждую из 4-х плат. Но много там багов в их gpif машине, лучше не связываться. У trenz de есть готовая дешёвая платка artix-7 + ft600 usb3 https://shop.trenz-electronic.de/en/TE0713-02-100-2C-FPGA-Module-with-Xilinx-Artix-7-XC7A100T-2FGG484C-4-x-5-cm-1-GByte-DDR3L?c=148

Ну как другое? В sdsoc те же ускорители на hls делаются.

Скорее всего, прикрутили свой гуй вместо эклипса к hls, sdsoc, sdaccel и объединили всё это под новым названием в целях рекламы как всегда.