Перейти к содержанию

    

Losik

Свой
  • Публикаций

    454
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о Losik

  • Звание
    Местный
  • День рождения 03.03.1975

Контакты

  • Сайт
    http://
  • ICQ
    0

Посетители профиля

5 099 просмотров профиля
  1. offtop: Решили перейти из синопсис флоу на кэденс или для себя балуетесь?
  2. Раньше в RC делалось так. В мануалах можно уточнить.
  3. Цитата(cega @ Feb 20 2018, 11:25) Re: кремниевые заводы из дешевых китайская фабрика http://www.huahonggrace.com/html/business_mpw.php 7.5К$ за 5х5мм в пластине, 0.35 Generic А как с ними работали, напрямую или через посредников? Через MOSIS можно и дешевле запуститься.
  4. Цитата(HardJoker @ Feb 6 2018, 07:38) Ну это смотря где Ну я всех не знаю (фирма то большая и с разными направлениями), но отдел цифровых топологов в текон микро был молод, амбициозен и неплох :-)
  5. Цитата(HardJoker @ Feb 5 2018, 21:35) Попробуйте толкнуться в группу текон - www.tecon.ru У них synopsys flow и проект на 28nm :-) Работают толковые ребята.
  6. Куда уж больше, у вас и так самый большой отдел верификации в РБ :-) А по существу, напишите пожалуйста вилку по заработной плате. Спасибо.
  7. Стоимость тулов и аренду мощностей для характеризации оплатите?
  8. Цитата(Кнкн @ Nov 28 2017, 15:42) Нет ли возможности скачать у Синопсиса две статейки? https://www.synopsys.com/Community/SNUG/Pag...ts.aspx?qry=uvm Shutdown with Agreements in a UVM Testbench - Silicon Valley, 2017 Mark Glasser - NVIDIA Applying Stimulus and Sampling Outputs - UVM Verification Testing Techniques - Austin, 2016 Clifford E. Cummings - Sunburst Design Статьи + презентации.
  9. там внутри irun с некими непривычными мне файлами и ключами (64bit это я добавил, без него то же самое) отчет мне совершенно непонятен >>cat irun.log irun(64): 14.10-p001: © Copyright 1995-2014 Cadence Design Systems, Inc. TOOL: irun(64) 14.10-p001: Started on Nov 14, 2017 at 12:11:12 MSK irun -64bit ./source/digital/stimuli.vams | файл на языке verilog-ams, в котором задаются тестовые синалы ./source/digital/counter.v | счетчик на верилоге с асинхронным сбросом ./source/digital/divider.v | делитель частоты на 2 на верилоге с асинхронным сбросом -amsf | указание использовать FastSpice solver для аналоговой части -timescale 1ns/100ps | timescale definition для цифровой части -iereport | указание для генерации IE(интерфейсные элементы) report, IE это ячейки которые вставляются между аналогом и цифрой для преобразование сигналов из цифрового домена в аналоговый и наоборот. IE это текстовый файл/файлы на verilog-A/verilog-AMS amscf.scs | ams control file, фактически spice нетлист в котором указываются все необходимые файлы схем для моделирования -input probe.tcl | файл с описанием цифровых пробов, тут указываются узлы и связи состояние которых вы хотите сохранить при моделировании irun: *E,SPCERR: The program encountered one or more errors while processing the input SPICE file(s) in the AMSD flow. For details, see the following messages. TOOL: irun(64) 14.10-p001: Exiting on Nov 14, 2017 at 12:11:12 MSK (total: 00:00:00) Соглашусь, описание ошибки слишком короткое, необходимо посмотреть файлы с логами в директории которой запускается тест. Ошибка связана с аналоговым нетлистом. У вас это amscf.scs и все что в нем перечислено, возможно отсутствуют необходимые файлы моделей, ошибка в синтаксисе команд, отсутствие необходимой лицензии. Вариантов достаточно много, нужно больше лог-файлов(amscf.log,ams_ieinfo.log,./INCA_libs/AMSD/ams_spice_in/*.log ???). хотелось бы понять вообще процедуру может подскажете работоспособный пример, чтобы с чего-то начать? я запустил без проблем примеры: ./tools/amsd/samples/aium/ams_cpf ./tools/amsd/samples/aium/ams_aps
  10. Цитата(yes @ Nov 14 2017, 17:58) в инстоляционной директории IUS есть папка amsd с примерами, но ничего не компилится - вылетает со странной ошибкой тула я об этом флоу AMS имею слабое представление - появилось желание потрогать там рядом должен лежать файл с описанием флоу: ./tools/amsd/samples/aium/aium_workshop.pdf но не факт что все заработает, так как версии некоторых примеров довольно старые относительно последних версий тула. для работы нужен только ius если предполагается моделирование без аналогового GUI(virtuoso ADE). Сложно подсказать в чем проблема не видя ошибки.
  11. Цитата(tsw @ Nov 7 2017, 19:46) У чип-ферритов и проходных конденсаторов одинакового типоразмера близкие значения номинальных токов. Например, у BLM21PG221SN1 и NFM21PC104R1E3 номинальный ток одинаковый (2 А). Ограничение по току связано с тем, что эти элементы делаются по похожим технологиям (фото из книги Кечиева "Проектирование системы распределения питания печатных узлов электронной аппаратуры": [attachment=109626:NFM.jpg] [attachment=109627:BLM.jpg] Возможно, Вы правы, и за счет большей ширины "слоя" NFM способен выдерживать пиковые токи. А с какой книги эти два снимка?
  12. >>Rapid Kits доступны только зарегестрированым пользователям каденса? простой регистрации недостаточно, нужно полноценный аккаунт, его обычно дают при покупке их софта. Не обязательно все покупать. Доступ к большинству rapid kits дают даже тем кто покупает пакеты не для IC, например, пакет для PCB. И если вы совсем не в теме, то особо они вам не помогут. Ими хорошо пользоваться чтобы узнать как пользоваться определенной фичей в туле. У них есть полноценные курсы, но они доступны только за деньги(лекции + лабы). >>ну и язык - русский Все на английском. Даже живые курсы не всегда переводят, особенно по специфическим вещам, и требуется знание английского языка.
  13. Как я понял из описания им нужна не характеризация(что предлагает ST_Dante) а верификация. – разработано тестовое окружение на языке Spectre MDL для моделирования электрических схем (Spice netlist) и функциональных моделей (Verilog-модель) ; – разработаны скрипты обработки и сравнения результатов моделирования электрических схем и Verilog-моделей; Это немного другая задача. Судя по пунктам, нужно сравнить SDF данные в verilog моделях с измеренными таимингами для схем в spice представлении. И тут не важно в какой версии софта эти либы, для работы нужны только нетлисты. разработана методика верификации библиотек - 2 недели; генератор нетлистов (для spice и verilog ) - 2 недели; генератор тестовых воздействий - 2 недели; генератор тестовых схем - 2 недели; генератор измерений - 2 недели; генератор сравнения - 2 недели; генератор даташитов - 2 недели; генератор DRC и LVS- 1 неделя; ------------------------------------------------------ 15 - недель работы для одного человека(генераторы нужны универсальные, так как кол-во входов/выходов и поведение элементов немного разное + тестирования + согласование + документация). (ЗП разработчика по договору подряда ~ 100 000 рублей)* 1.14%(?) налогов * 15/4 ~= 430 000р.
  14. Цитата(aicdesign @ May 2 2017, 11:20) Извините в личку походу писать не дают, так что в форум. Предложение заманчивое. Я правильно понимаю моего чистого плюса 2т.? Расходы на отправку на вас? А отправлять нужно в Республику Беларусь? Учтите вес может набежать порядка 6кг, если исходить из инфы логобука. Подтвердите если я все правильно понял. Тогда вечером зайду на почту узнаю что почем. Да, все так. Отправил вам письмо на почту.