Jump to content

    

Losik

Свой
  • Content Count

    470
  • Joined

  • Last visited

Community Reputation

0 Обычный

About Losik

  • Rank
    Местный
  • Birthday 03/03/1975

Контакты

  • Сайт
    http://
  • ICQ
    0

Recent Profile Visitors

5394 profile views
  1. Статьи про 10Gbps передатчики в 180-130нм есть, но это больше похоже на вызов))) не сомневаюсь что отдельный передатчик сделать можно, но не 40-50 штук. Я бы не рассчитывал что вы получите в этих технологиях больше 3.125Gbps на линию. Судя по публикациям реальный порог для 10Gbps где-то 65-90nm в стандартных CMOS процессах.
  2. MPW у TSMC 28nm logic ~65k$ за 100 чипов размером до 6mm2 кроме того в 28nm все можно сделать на 0.9V а не на 1.8V, что значительно снизит потребляемую мощность микросхемы. я вижу 3 варианта для физики: 1)дифференциальные высокоскоростные драйвера CML и маленькое кол-во линий (в 130nm 10Gbps на cml драйвере сделать можно) и 20mA на драйвер (передача данных без сигнала опорной частоты) 2)дифференциальные высокоскоростные драйвера LVDS и среднее кол-во линий (1.2Gbps) и 4mA на драйвер (передача данных без или с сигналом опорной частоты) 3)много синг-энд низкоскоростных драйверов в стандарте HSTL/SSTL (500Mbps) и 4mA на драйвер (передача данных с сигналом опорной частоты) исходя из вашего потока данных определяете кол-во линий(они скорее всего и определят площадь кристалла :-) и суммарное потребление интерфейсом(как я понимаю он будет потреблять больше других блоков). по поводу протокола передачи данных, делаете полностью кастом или что-то стандартное. Тут вопрос, будет ли это кто-то кроме вас употреблять) да, это кол-во высокоскоростных приемо-передатчиков
  3. Был успешный проект 8 битный ADC 56GSps 28nm, данные из чипа выводили через 64 CML драйвера по стандарту JESD204B(с модификацией). Данные принимали в FPGA через 64 GTH transceivers(up to 13.1Gbps). http://www.ti.com/lit/ml/slap161/slap161.pdf вместо JESD204B можно использовать ESIstream.
  4. Хотел по изучать эту область по курсу https://www.edx.org/course/silicon-photonics-design-fabrication-and-data-analysis-7 там давали временные лицензии на Pyxis, Lumerical + библиотеки https://siepic.ubc.ca/GSiP Но со стороны работодателей как-то не уловил заинтересованности, хотя и работали с оптическими приемо-передатчиками. Вроде как у кэденса и Lumerical были планы сделать общий маршрут.
  5. Может у кого есть опыт в dual-path PLL и может подсказать какая версия из представленных на картинке лучше по шумам? :-)
  6. офтоп: Ну он стоит денег, покупать лицензию просто так чтобы было могут позволить себе только очень большие компании. Я вот все жду когда кто-нибудь оплатит мне лицензию на либерейт и позволит попрактиковаться на реальном проекте)). В двух случаях когда применялся либерейт, это были случаи характеризации именно цифровых ячеек: 1) радхард дизайн 2) очень специфические питания. Но такие проекты редки, 99% проектов используют либы от фаба которые прошли уже много итераций и 100% работают. Кроме этого если используется аналог, очень часто маршрут Analog on top и характеризация не нужна. А в маршруте Digital on top для аналогового блока часто хватает lib файла с портами и информацией о входной емкости + абстракт и verilog обертка. amsRAK насколько я помню содержит пример PLL без примера характеризации посредством liberate. Наверное проще спросить техподдержку.
  7. Этим тулом очень мало пользуются(по моему опыту, возможно все иначе). Практически везде lib и остальные файлы для аналоговых блоков делали по результатам ручного моделирования.
  8. Довольно специфическая задача )) Liberate AMS Virtuoso GUI Flow смотрели?
  9. Изготавливают в MPW (https://ru.wikipedia.org/wiki/Multi-Project_Wafer) первую версию, если все ок делают инженерную партию.
  10. Предположу что 180nm logic самое дешевое коммерческое что есть сейчас ~ 17k$ за 40 штук + 50$ за корпус. Теоретически бывают предложения со стоимостью изготовления 0 даже на финфетах, но для этого надо определенные знакомства.
  11. Планируется к разработке несколько изделий, связанных с синтезом частот Преимущества делать такое на финфетах нет, только если нужен ip блок тактовой для высокочастотных ADC/DAC с большим цифровым DSP и памятью. Скорее всего нужен будет хороший cmos/SiGe bicmos процесс на 130-180nm с первым запуском в mpw. Примерная стоимость: за 40 чипов up to 25 sq mm 0.13 SiGe BiCMOS 80k$ 0.18 SiGe BiCMOS 40k$ (цены приблизительные) если хватит обычного logic, то будет на тысяч 5/10 дешевле или кол-во чипов больше в раза два больше, зависит от фаба.
  12. Нанимать цифровых и аналоговых верификаторов на начальном этапе работы дизайн-центра для изделий связанных с синтезом частот избыточно. Проектировать чип целый год хорошо для сотрудников, но плохо для бизнеса. Время разработки часто привязано к расписанию фаба, если вы выбрали технологию с запуском в один год сложно рассчитывать на быстрый результат. Наличие редизайна оговаривается на начальном этапе работы, некоторые заказчики могут позволить себе запускаться каждый месяц. Мне казалось ПК для сотрудников могут уже позволить практически все)))
  13. 1) От одного человека на весь проект))) Более менее оптимально выделять на каждый сложный аналого-цифровой блок 3 человека: Разработчик аналоговых схем Разработчик цифровых схем Разработчик топологии аналоговых схем +Разработчик цифровой топологии на проект +Менеджер проекта на один проект +Один системный администратор на всех. 2)Цифро-аналоговый маршрут проектирования от любого производителя, можно смешивать если есть опыт. Стоимость софта коммерческая тайна, можно договориться на 150-200k$ в год для команды (4 человека заняты чисто проектированием) перечисленной в пункте 1 с некоторыми ограничениями. 3)1 или 2 сервера + персональные станции для сотрудников. 4)4 месяца на проект средней сложности(именно на проект, без учета согласования ТЗ /подготовки документации/чесания пятки левой ноги и настройки маршрута для сотрудников)
  14. offtop: Решили перейти из синопсис флоу на кэденс или для себя балуетесь?