Jump to content

    

AlexZabr

Свой
  • Content Count

    900
  • Joined

  • Last visited

Everything posted by AlexZabr


  1. Соображения насчет decoupling capacitors: 1. Конденсатор близкий к ноге питания чипа "закрывает" current loop для dI. Т.е. в процессе swithingа (т.е. работы чипа) потребление тока - динамично, но короткие промежутки потребление резко прыгает, конденсатор "добавляет" недостаток заряда Q нужного для этого мгновенного броска потребляемого тока. Вследствии того это он близок к ноге питания чипа, current loop - короткий что уже хорошо. 2. Другое "восприятие" (упрощенное): конденсатор фильтрует AC составляющую на common тогда как DC идет дальше в чип. 3. vao прав в том что слои питания - индуктивны, посему если они часть current loop, изменения тока (dI) наводят фюктуацию напряжения в индуктивности слоев питания/земля (т.е. цепочки питания - return path), чем длиннее loop - тем больше эта паразитная индуктивность, посему и больше наводки. Близкий конднсатор как раз и рзеко укораьивает этот паразитный loop тем самым уменьшая силу наводок. 4. Тип конденсаторов важен - у каждого типа свои частотные характеристики и ESL, ESR. Выбраный конденсатор должен соответствовать системной bandwidth (которая определяется исходя из скоростей фронтов). Полоса конденсатора (указывается графиками в его datasheet) должна покрывать системный bandwidth, иначе они превращаются в паразитные индуктивности. 5. Escape конденсатора влияет на его резонансную частоту (а мы стараемся держаться подальше от резонанса в питании), т.е. его установка на PCB тоже играет роль, более длинные traces к конденсаторам добавляют паразитной индуктивности. 6. Via добавляет паразитной индуктивности и работает как чатстотно-зависимый резистор (на быстрых фронтах может быть от долей ома до нескольких Ом). Насколько все это важно в каждом конкретном случае - зависит от специфики случая....
  2. Увы, это все как hard copy, папка примерно страниц 300. Можно конечно отсканить, но 300 страниц.... (+ на многих из них мои рукописные замечания не на русском и даже не на английском.... ) может отдельные разделы/примеры....
  3. Возможно. Но видимо СВЧшникам нужно дать конфигурацию пэда конектора и его соседей а также возможно stackup ибо емкость от них зависят, а у меня вопрос пока не привязан к конкретному layout (пока в LineSim гоняю теорию :rolleyes:). Думаю все-таки 1-5 pF будет safe bet... Кстати, на недавнем 6-дневном курсе SI бы раздел по PI где нам давали приципы расчета/подбора decoupling capacitors и их физическое размещение - будет интересно их сравнить с тем что реккомендовано в xapp623.pdf...
  4. Ого, ну это-то возможно overkill... :rolleyes:, да и не знаю как моделировать такое...
  5. Спасибо, гляну. С вставлением эквивалентной схемы модели в Free-From разобрался как и с вставкой Distributed Model (в качестве Transmission Line с параметрами Zo и tpd коннектора), а вот насчет S-parameters - интересно само по себе... Вопрос остался насчет эквивалентной схемы модели - там есть два Cp конденсатора которые описывают pads soldering capacitance коннектора. Не знаю какие примерно значения там давать (думаю в пределах 1-3 pF но все-таки) ?
  6. Обычно у multi-rail power supply чипов, пропадание одного из питаний (или более) может вызвать внутренние паразитные токи между rails которые могут быть немалыми и при продолжительном воздействии вероятность permanent damage весьма велика. Знаком с подобными эффектами не по наслышке, по свеой работе в прошлом в "чиповой" кампании на валидации чипов. при не очень продолжительном воздействии и одноразовом (либо не пердиодичном), скорее всего чип переживет и будет ОК.
  7. Наткнулся на проблемы трансляции дизайна (layoutа) в Альтиуме - в формат HyperLynx (.hyp). Есть рабочий проэкт (плата сделана, собран и работает ОК), Альтиумовкий support надоумил что можно конвертировать дизайн (PCB layout) в формат HyperLynxа для SI/PI посредством сохранения layouta (Save As) в .hyp, чему обрадовался. Один из 3 проэктов которые пробовал так конвертировать - падате при попытке открыть сей .hyp в HyperLynxе выдавая сообщение об ошибке и затем вылетая вообще. Сообщеные вылетает на одном из nets и говорит: FATAL ERROR Line 207: File: C:\views\mholly_HL8.0_2\hyp_src\bsw\MetalPourWizardDlg.cpp File Date: April 7 2009 Даю ему ОК - окно закрывается, HL полносью вылетает. В 2мя другими дизайнами которые пробовал такого не происходит. С другой стороны, пробовал тот-же дизайн сохранять как .DSN (аля Cadence) - он сам читается по идее и автоматом конвертируется в .hyp самим HyperLynxом - тут все прошло гладко, HL взял сей .DSN отконвертировал его с .hyp и открыл без ошибок. Значит баг в .hyp конверторе Альтиума ? Кто-то еще сталкивался с подобными вещами ?
  8. Лично с ним не знаком, но позволю себе не согласиться. Да, сегодня тоже немалое кол-во (если не большинство) digital designerс все еще руководствуются теми rules of thumb которых ими обучил их "первый наставник" (т.е. в начале их карьеры - их курирующий инженер), до которого эти rules of thumb тоже передавались поколениями его "наставников", но без более-менее серьезного физического понимания вещей. |Это я лично помню и в моем сучае в начале карьеры. Симуляция это хорошо, и во многих случаях эти rules of thumb работают, но когда они дают свой - тут без понимания процесса - тупик. Я не знаю откуда у вас такая инфо по Бугатину и ее достоверность, но мне трудно согласится что такого уровня (я ежели большинство в индустрии воспринимают его как и Джонсона как авторитеты в своей области, трудно сомневаться в их адекватности) "урвал" свой кусок хлеба тупым симулятивным методом за которым не стоит глубокого понимания процесса. Да, возможно есть кадры и покруче, что отнюдь не отрицает компетентности первых...нет предела совершенству...:) Да и наверняка тот-же Эрик Бугатин начал то кем он сейчас являестя относительно много лет назад, когда SI симуляторы были еще в зачаточном состоянии, так что базироваться чисто на симляциях тогда навено было-бы смешно... Я вчера окончил 6-дневный курс SI что хватило понять что особого колдовства там нет, и далеко не всегда необходим симулятор что-бы предсказать общее поведение сигнала/системы... Достаточно вспомнить основы универского курса по Distributed Systems и немного Electromagnetic fields как основной black magic SI начинет вырисовываться вполне понятными процессами. Данный курс SI как раз и начинал с вспонимания основ Distributed Systems (reflections, bounce diagrams), тогда как crosstalk добавляет к distributed systems еще EM fields. Не думаю что те-же SI guru как Бугатин/Джонсон и другие не рулят в этих дисциплинах и их практическом восприятии...а "руля" в них это уже основная база серьезного понимания SI/PI. так что я бы не разбрасывался такими "обвинениями" не имея более чем веских оснований....
  9. О, трудно не согласиться. Эрик Бугатин по совместительству консультант Альтеры а также, будучи общепризнаным главенствующим гуру (совместно с Howard Jonson) в SI (возможно и PI) тестировал и HL (в частности и последнюю на данный момент, 8ую версию). Судя по сегодняшнему рассказу FAE Ментора у на на презентации HL, он спроэктировал специально тестовый борд с layoutом дающим всевозможные общие и спец. случаи SI (не помню упоминал-ли он и PI в этом контексте) и гонял в ней HL 8.0, после чего проверял все в своей лабе на спец. оборудовании. Наш лектор по курсу SI весьма часто лично консульторуется по своим дизайнам напрямую с Эриком и Howardом. Насчет PI - тут вы правы наверно тоже, хотя то что нам показывали сегодня в HL 8.0 в плане PI лично у меня (пока не сильно искушенного опытом в SI/PI) уже вызвало уважение/интерес. Но там действительно он там назначал модель для каждого питающего пина (в ручную оопределял его параметры). Ксати, нев курсе какой софт рулит в симуляции Power ? В смысле проэктирования усточников питания (например switching в разных топологиях). Может нужно какой-нить особый Spice ? но не припомню что-бы произовдители switchingов давали свободно их Spice модели...
  10. Да, понял. По наслышке, у нас entry price Hyperlynxа колеблется в пределах 14к$ - 18k$, ьотя последняя версия (8.0) уже не имеет разделения на GHz и менее, и в Power есть и DC и AC а так-же совмещенный SI-PI чего нет например в Cadence. Сегодня приходил FAE Mentorа в SI/PI tools к нам, показывал, рассказывал - весьма впечатляет. Field solver не 3D, но и в 2Д тоже дает интересные вещи. Он кстати упомянул насчет Sigrity как top на данный момент, но больше для очень серьезного анализа с EMC и т.д., но и learning curve у него не простой и требует глубоко понимания материала и т.д. и т.п. Судя по тому что у нас в industry в плане board design наиболее распространены Hypelynx и Cadence, видимо они весьма адекватны для этих целей. Вполне возможно для крупных высокочастотных IC нужно такие "тяжеловесы" как Sigrity, Ansoft и т.д...но тут и совершенно другие бюджеты....
  11. Ага, понятно. А ICX - он только для Менторовского PCB софта ? (Expedition/Board Station/Pads) и более серьезен чем HyperLynx ? Т.е. Ansoft, CST - они еще более серьезны чем Sigrity ? И ессно стоят дороже ? Тогда дело весьма печально, hyperLynx и так сам по себе весьма дорог (врод как более 10к$ за я лицензию), потенцуяльных пользователей в моей коннторе - 2, 3, шансы купить стремяться к нулю. А ежели остальной нормаьный софт SI/PI еще дороже - вобще мало релевантно.. А какие именно продукты от Asoft и CST конкурируют с HyperLynx и Sigrity в SI/PI ?
  12. Спасибо. Странно, HyperLynx зама по себе весьма дорога считается на рынке, но вроде более распространена судя по моему окружению... А Sigrity даст фору HyperLynxу только в PI или и в SI по вашему мнению ?
  13. А как tools Sigrity в сравнении с конкурентами от Ментора и Cadence (HyperLynx SI/PI и SigXplorer/SPECCTRA QUEST) ? Честно говоря не силчно слышал о Sigrity продуктах (или вообще пока не слышал) на нашем местном рынке (в Израиле). У нас распространены как и в других местах в плане signal/power integrity - Cadence, Mentor... На чем можно было-бы попытаться убедить фирму только "заходящую" в SI/PI пойти по пути Sigrity а не Ментора или Cadence ? Цена ? Спасибо
  14. Начинаю "заходить" в SI/PI с HyperLynx. У меня в системе есть несколько бортов которые stacked между собой разьемами. Нашел описание моделей конекторов как Distributed model которая определяет Z0 и Tpd а также схемное описание (RLC) для построения модели Spice. Ввиду того что я пока новичок в HyperLynx, вопросы: !. Как Hyperlynx задать параметры модели конектора в качестве distributed model (Zo, Tpd) ? 2. Как загнать RLC описание в Spice format file для Hyperlynx ? Заранее благодарен
  15. Работаю с Латтисом, не с Xilinxом, но все-таки может инфо будет полезна. Не так давно собрал свой новый комп, поставил 8 GB памяти, quad интела и ессно Win XP x64. Тоже побаивался проблем с драйверами, софтом и т.д. - оказалось не так страшен черт как его малюют. ispLever Латиса работает ОК, как и Synplify, Aldec Active-HDL, Альтиум Win 09 и в т.д., весь основной софт с которым работаю - работает без проблем, включая драйвер HP принтера, фотошоп и т.д. и т.п. Недавно ставил Матлаб - тоже без проблем. Единственное что не пошло - нет драйвера для моего "пожилого" пленочного сканнера (Никон LS-40) - только из-за него пришлось ставить VM и на него Win XP Pro x32. Только вот не уверен есть ли большой смысл ставить х64 OS ежели памяти 1G... Я ставил х64 только с целью преймущества использования всей доступной памяти (более 4 GB).
  16. Получил частичный ответ от саппорта. Если определен GSR как Global - он обнуляет все абсолютно флип-флопы чипа там где Reset не определен explicitly логикой. Что-бы сделать так чтоб определенный сигнал/флип-флоп не обнулялся автоматом Global GSRом - можно дать ему gated Reset, т.е. через логику (входной сигнал Resetа подогнать к флип-флопу через какой-нить gate). Сам пока не проверял, у себя просто отменил Global GSR и оставил inferred.
  17. Спасибо, да, в списке действительно лишние сигналы и OUT_SW_sig <= OUT_SW_sig действительно лишнее в синхронном процессе, но это не причина проблемы. Причина была как правильно заметил SM в специфике GSR - это специфика работы с Латтисом (я не на Xilinxе).
  18. Именно как поясним выше SM. Такой режим конфигурации системы (не IOs а именно системная конфигурация) не редко употребляется. Например на моей прошлой работе был evaluation system нашего процессора цифорвых камер, там процессор имел целый ряд конфигурационных входов которые во время активного Resetа функционировали именно как конфигурационные входа, а затем после Resetа - автоматически конфигурирвались как IO. Конфигурация системы например определяла с каким типом карточки памяти система должан работать, тип подключенного дисплея и т.д. и т.п. Пытаюсь разбираться с GSRом... Свою проблему вроде решил, хотя пока не проверял в железе (я уже дома, не на работе), но в timing симуляции уже работает. В чем суть: у меня в дизайне я использовал GSR как Global, т.е. explicitly делал его instantiation в топ модуле. Существует атрибут GSR который можно исползовать по идее как ENABLE или DISABLE для конкретного сигнала (регистра ессно). Что-бы использовать атрибут нужно его вначале обьвить, но это проблема если уже есть GSR instantiation (ибо атрибут тоже называется GSR). В общем, на данный момент я отменил GSR instantiation (значит согласно тому PDFу он работате как inferred), и теперь не нужно и атрибута ибо GSR уже не действует на сей сигнал. Но тогда мне опять непонятно применение этого атрибута.... ;) Кроме того вот надыбал такую errata на форуме Латтиса: http://www.latticesemi.com/forums/forum/me...p;enterthread=y Завтра еще раз перечитаю тот PDF по GSRу и сосстыкуюсь с саппортом Lattice - пусть разьяснят что и как с GSRом...
  19. Вуаля... Очень похоже на сей случай. Я GSR специально использую и на него завожу вход nRST. По моему есть атрибуты "убирания" GSRа с конкретных регистров, забыл их.... Нужно будет заатрибутить OUT_SW_sig (и второй сигнал), тогда надеюсь проблема решиться.... Не подскажете-ли сии атрибуты (синтакс) ? Буду премного благодарен....
  20. Простой кусочек кода проэкта не работает, сижу пол дня над ним, туплю, не понимаю почему молчит. out_swithing: process(nRST, CLK, OUT_SW, PATTERN) begin if rising_edge(CLK) then if nRST = RST_pol then OUT_SW_sig <= OUT_SW; PATTERN_sig <= PATTERN; else OUT_SW_sig <= OUT_SW_sig; PATTERN_sig <= PATTERN_sig; end if; end if; end process; смысл кода в том что-бы синхронно читать вход OUT_SW в внутренний сигнал OUT_SW_sig только во время активизации глобального сброса (nRST). Когда-же сброс не активизирован - сигнал удерживает последнее значение. Это нужно для конфигурации системы. OUT_SW - определен в entity как input, std_logic; OUT_SW_sig - определен как сигнал в architecture OUT_SW_sig - выводится на выход для debugа Второй вход/сигнал не проверял еще. В функциональной симуляции работает нормально, в тайминговой и в железе - не работает, т.е. OUT_SW_sig заткнут постоянно в '0'; Когда в процессе debugа ставлю постоянное значение на выход OUT_SW_sig (например '1') - нормально выводится на выход в железе. Когда вешаю на OUT_SW_sig сам вход OUT_SW и им играюсь (он на dip-switchе) - тоже нормально работает в железе. А вот в коде - никак. Чего делаю левого ? Спасибо.. P.S. FPGA - Lattice ECP2 (LFE2-50E)
  21. Ошибаетесь. variance/std. deviation, expected value от типа distribution и вычисляются согласно каждому типу.
  22. Именно так, вчера проверял на своем Tekе..., но, вопрос как раз именно о том как например в тех же скопах они считают standard deviation/expected value. Ведь чтоб его просчитать нужно знать тип статистического distribution. Возможно они заранее предполагают какое-нить наиболее распростарненное distribution типа normal (gaussian) либо uniform.. Peak values - это понянто - просто используют что-то типа peak detector наверняка...
  23. Тут вот такоя мысля в голову стрельнула: Можно ли статистически/вероятностно описать jitter сигнала (цифрового ессно) ? Т.е. имея конкретный сигнал постоянной и известной частоты (средней по времени) и наблюдая его jitter (скажем замер по осцилографу), можно ли сказать напримеr что у него гаусиановая dispersion (сорри, не знаю как термин на русском) и определенная standard deviation ? Подозреваю для этого нужно знать природу конкретного jittera..
  24. Вы (ваша фирма) сделали свой датчик по принципу схожему с MEMSIC ? Можно по подробней ? Интересно... Можно глянуть в datasheet вашего ? Есть ли на него evaluation platform или он был разработан у вас не для коммерческого использования ?