Jump to content

    

AlexZabr

Свой
  • Content Count

    921
  • Joined

  • Last visited

Everything posted by AlexZabr


  1. Вот возвращаюсь к задаче перевода видео формата 320x240 RGB в 720x288 для последующего форматирования в BT.656 поток. Заранее оговорюсь, 720x288 будет трактоваться как один field потока BT.656, т.е 2 последующих таких fieldа формирует полный 720х576 кадр (активное окно) PALa. После гамма коррекции и перевода RGB в YCrCb (RGB -> YCrCb 4:4:4 -> YCrCb 4:2:2) получаем по каждому входному кадру в формате RGB 320х240 - 320х240 YCrCb в виде 320 samples Y и по 160 samples Cr и Cb (дя каждой из 240 строк ессно). Задача, для подгонки под BT.656 - раздуть эти 320 Y samples в 720, а каждые 160 samples Cr, Cb - в 320 каждого, т.е. в сумме формируя поток активная зона которого содержит стандартные 1440 CbYCr samples. Важно то что имплементация будет на FPGA с достуной внутренней памятью (блочной) ограниченного размера и несколькими DSP блоками. Характер информации - в основном ч/б (но важны градации серого и по возможности сохраненние четкости границ обьектов), цвет - немного текста наложенного на изображение. Ессно, все делается в реальном времени. Вопрос - как лучше подойти к проблеме интерполяции 320 -> 720 (для Y) и для цветовых компонентов ? Что посоветуем ? Bicubic - как то стремно ибо чисто теоретически кажется весьма ресурсо-загружен и в плане вычислений и в плане обьема памяти. Может подумать насчет какого-нить алгоритма интерполяции 320 ->720 используя только данные одной данной строки ? (например какая-нить взвешенная одномерная интерполяция для каждой отдельной строки) ? Что насчет применения подхода sample-rate conversion с отношением 9:4 (с требуемой фильтрацией ессно) ? Т.е. делать interpolation х9 а затем decimation by 4 ? Есть ли тогда шансы получить нормальное качество на выходе ? Для цветовой составлющей, ввиду того что глаз менее чувствителен к ней а также принимая во внимание факт того что она несет информацию второстепенного значения, димаю duplication может быть достаточно. Буду рад мнениям и конструктивным советам, особенно основанным на собственном опыте.
  2. Работаем с OLED 320x240, размером 6мм диагональ, проверяем рынок на альтернативы. Хотелось бы понять рынок микродисплеев разных технологий. Наиболее иезвесные производители OLEDов - eMagin. Микродисплеи LCD представлены Kopin например, есть LCOS хотя пока не находил производителей микродисплеев по этой технологии с продуктами on the shelf, более новое - Micron актовно начало рекламировать их FLCOS технологии (от Displaytech) которыме представлены несколькими моделями на их сайте, но они очень новые на рынке и пока не сильно доступны даже в плане получения их полного datasheet. Какие еще микродисплеи знаем будуьи доступными на рынке ? Интересуют модели до 0.5-0.6" по диагонали, цветные. Спасибо
  3. Цитата(dabur @ May 24 2008, 09:54) Я студент, заканчиваю бакалавра по электронике. Дипломную работу предложили делать в университете города Рочестер, штат Нью Йорк. Возможно ктото слышал про него и чтото может рассказать - как отношение к иностранцам, общий уровень преподования и т.д - интересует любая информация. Заранее спасибо! Привет соотечественнику, жаль только сейчас случайно наткнулся на эту тему.. Служил случайно не на флоте (на сторожевике - dabur ? ) Интересная тема. Дак имелось ввиду первестись в американский универ для окончания степени B.Sc.EE ? или как ? Лично мое мнение - ежели речь идет о инженерном факультете - в-бы не менял наш местный универ на среднестатистический американский/европейский и т.е., тем более для окончания первой степени. Уровень наших весьма высок (учеба душу вынимает на EE), дипломы весьма известны на Западе. Если речь идет об EE, будь то Технион, Тель Авив или Беер Шева, с их степенями можно смело искать работу ив Штатах и вообще на Западе. Для второй степени - тут можно подумать, хотя думаю только есть смысл ежели речь идет о 10ке лучших универов Штатов в плане инженерии. Третью степень немало делают в Штатах после наших универов - но тут немаловажный фактор - стажировка, а она приветствуется за границей, в иностранных универах. CodeWarrior1241 охарактеризовал Roshester как неплохой вариант вроде по уровню. Если-бы речь шла о среднестатистическом public универе Штатах, я бы безусловно предпочел наш местный, возможно даже один из наших 2-3 колледжей (Холон, Кармиель, возможно Иерусалим если по оптике/электрооптике). Общеизвестен факт большого кол-ва израильских преподавателей в многих ведущих технологических универах Штатов. Думаю CodeWarrier1241 может подтвердить, включая MIT, Stаnford и другие, посему за уровень машего местного универского диплома по инженерии я был-бы спокоен. Но ессно вам виднее. Я лично знаю минимум 3-4 знакомых - студентов прошлом и Техниона и Беер-Шевы по EE, химии, физике которые успешно учаться на 2, 3и степени и пост-докторат в нескольких топ-универах Штатов, правда они были отличниками на первой степени -средний бал и них если опускался ниже 92-95 - нонсенс (ну а средний тянуть выше 80и на инженерии у нас - это наверно вам извстно как тяжело)... Где учились/учитесь ? Интересно, что в конце-концов выбрали ?
  4. В догонку SM: я тоже сижу на Латисе, прошлый проэкт был под MachXO LCMXO2280 который унаследовал от предшестввовавших разработчиков. Чип был примерно на процентов 60-70 забит, не страшно, среда ispLever 7.0, 7.1 затем 7.2, Synplify и Aldec Active-HDL. Проблем не было, хотя тайминги были не критичны. Ведение проэкта особых нареканий тоже не вызывало. Сейчас делаю прототип другого проэкта, на сей раз протоип отрабатывается на ECP2 (50ый), используется блочная память (EBRs) на примерно 20-30% от ее обьема, пока обьем примерно 40-50% чипа, проэкт еще не закончен, думаю добавиться еще процентов 20. Среда: Левер 7.2 с Синплифай и Active-HDL 8.1. Требования к таймингам есть, но не сильно жесткие. Пока нареканий нет ни в синтезе ни в P&R, хотя такая специфика Латиса как GSR дала попотеть, но это нужно понять один раз, далее все ОК. Когда проэкт стабилизируется в ECP2 - буду его портировать на XP2, надеюсь будет ОК. Я предпочитаю Латис Альтере по причине во первых гораздо лучей нашей местной поддержке для мелких клиентов, во вторых - цены. Xilinx - лучше Альтеры в этом плане (по поддержке мелких клиентов), но цены... Латисе занимает небольшй процент рынка (у нас по крайней мере) пока, посему стараются поддерживать всех клиентов и отношение адекватное и к мелким.
  5. Соображения насчет decoupling capacitors: 1. Конденсатор близкий к ноге питания чипа "закрывает" current loop для dI. Т.е. в процессе swithingа (т.е. работы чипа) потребление тока - динамично, но короткие промежутки потребление резко прыгает, конденсатор "добавляет" недостаток заряда Q нужного для этого мгновенного броска потребляемого тока. Вследствии того это он близок к ноге питания чипа, current loop - короткий что уже хорошо. 2. Другое "восприятие" (упрощенное): конденсатор фильтрует AC составляющую на common тогда как DC идет дальше в чип. 3. vao прав в том что слои питания - индуктивны, посему если они часть current loop, изменения тока (dI) наводят фюктуацию напряжения в индуктивности слоев питания/земля (т.е. цепочки питания - return path), чем длиннее loop - тем больше эта паразитная индуктивность, посему и больше наводки. Близкий конднсатор как раз и рзеко укораьивает этот паразитный loop тем самым уменьшая силу наводок. 4. Тип конденсаторов важен - у каждого типа свои частотные характеристики и ESL, ESR. Выбраный конденсатор должен соответствовать системной bandwidth (которая определяется исходя из скоростей фронтов). Полоса конденсатора (указывается графиками в его datasheet) должна покрывать системный bandwidth, иначе они превращаются в паразитные индуктивности. 5. Escape конденсатора влияет на его резонансную частоту (а мы стараемся держаться подальше от резонанса в питании), т.е. его установка на PCB тоже играет роль, более длинные traces к конденсаторам добавляют паразитной индуктивности. 6. Via добавляет паразитной индуктивности и работает как чатстотно-зависимый резистор (на быстрых фронтах может быть от долей ома до нескольких Ом). Насколько все это важно в каждом конкретном случае - зависит от специфики случая....
  6. Цитата(Porychik Kize @ Jun 3 2009, 08:36) Интересно ... а нет возможность залить эти материалы на местный ftp??? Увы, это все как hard copy, папка примерно страниц 300. Можно конечно отсканить, но 300 страниц.... (+ на многих из них мои рукописные замечания не на русском и даже не на английском.... ) может отдельные разделы/примеры....
  7. Начинаю "заходить" в SI/PI с HyperLynx. У меня в системе есть несколько бортов которые stacked между собой разьемами. Нашел описание моделей конекторов как Distributed model которая определяет Z0 и Tpd а также схемное описание (RLC) для построения модели Spice. Ввиду того что я пока новичок в HyperLynx, вопросы: !. Как Hyperlynx задать параметры модели конектора в качестве distributed model (Zo, Tpd) ? 2. Как загнать RLC описание в Spice format file для Hyperlynx ? Заранее благодарен
  8. Цитата(vvvvv @ Jun 2 2009, 14:33) Для СВЧшников Ваш оверкил это 15 минут рабочего времени. Я поэтому и посоветовал спросить кого нибудь у нас на форуме в разделе RF Design, например Незнайку. Вот мнение Xilinx на эту тему http://www.xilinx.com/support/documentatio...tes/xapp623.pdf Тем более, что делается это один раз и на всю жизнь. Возможно. Но видимо СВЧшникам нужно дать конфигурацию пэда конектора и его соседей а также возможно stackup ибо емкость от них зависят, а у меня вопрос пока не привязан к конкретному layout (пока в LineSim гоняю теорию ). Думаю все-таки 1-5 pF будет safe bet... Кстати, на недавнем 6-дневном курсе SI бы раздел по PI где нам давали приципы расчета/подбора decoupling capacitors и их физическое размещение - будет интересно их сравнить с тем что реккомендовано в xapp623.pdf...
  9. Цитата(vvvvv @ Jun 2 2009, 12:27) А Вы задайте вопрос СВЧ шникам на форуме, они загонят площадки в CST и скажут, какая там емкость Ого, ну это-то возможно overkill... , да и не знаю как моделировать такое...
  10. Цитата(fill @ Jun 2 2009, 10:13) [attachment=33222:Advanced...ls_in_HL.png] Спасибо, гляну. С вставлением эквивалентной схемы модели в Free-From разобрался как и с вставкой Distributed Model (в качестве Transmission Line с параметрами Zo и tpd коннектора), а вот насчет S-parameters - интересно само по себе... Вопрос остался насчет эквивалентной схемы модели - там есть два Cp конденсатора которые описывают pads soldering capacitance коннектора. Не знаю какие примерно значения там давать (думаю в пределах 1-3 pF но все-таки) ?
  11. Обычно у multi-rail power supply чипов, пропадание одного из питаний (или более) может вызвать внутренние паразитные токи между rails которые могут быть немалыми и при продолжительном воздействии вероятность permanent damage весьма велика. Знаком с подобными эффектами не по наслышке, по свеой работе в прошлом в "чиповой" кампании на валидации чипов. при не очень продолжительном воздействии и одноразовом (либо не пердиодичном), скорее всего чип переживет и будет ОК.
  12. Наткнулся на проблемы трансляции дизайна (layoutа) в Альтиуме - в формат HyperLynx (.hyp). Есть рабочий проэкт (плата сделана, собран и работает ОК), Альтиумовкий support надоумил что можно конвертировать дизайн (PCB layout) в формат HyperLynxа для SI/PI посредством сохранения layouta (Save As) в .hyp, чему обрадовался. Один из 3 проэктов которые пробовал так конвертировать - падате при попытке открыть сей .hyp в HyperLynxе выдавая сообщение об ошибке и затем вылетая вообще. Сообщеные вылетает на одном из nets и говорит: FATAL ERROR Line 207: File: C:\views\mholly_HL8.0_2\hyp_src\bsw\MetalPourWizardDlg.cpp File Date: April 7 2009 Даю ему ОК - окно закрывается, HL полносью вылетает. В 2мя другими дизайнами которые пробовал такого не происходит. С другой стороны, пробовал тот-же дизайн сохранять как .DSN (аля Cadence) - он сам читается по идее и автоматом конвертируется в .hyp самим HyperLynxом - тут все прошло гладко, HL взял сей .DSN отконвертировал его с .hyp и открыл без ошибок. Значит баг в .hyp конверторе Альтиума ? Кто-то еще сталкивался с подобными вещами ?
  13. Цитата(vvvvv @ Jun 1 2009, 09:19) На самом деле Эрик Богатин большой жулик, в хорошем смысле этого слова, а может и в плохом. Пока все жевали жвачку он написал свои знименитые "SI simplified" rules of thumb. И стал знаменитым. Мое мнение это самый большой фейк всех времен и народов. И вот почему. Я честно пытался запомнить все его "rule of thumb" по русски означает правила оценки "на глаз". Сами правила действительно хорошие, когда их одно, два, но когда их сотни, запомнить все невозможно. В итоге после прочтения книжки остается ощущение какой он умный, и какой я тупой. Это первый признак мошенничества, учтите на будущее. Через год я забыл 90% этих правил, и попытался прочитать снова, и опять история повторилась. Какой он умный, и какой же я все таки тупой, так и не могу запомнить все его правила. Мало того, залез к нему на сайт, скачал онлайн лекции, которые доступны бесплатно, кстати, знаете сколько он берет за право скачивать его лекции? 1600 у.е. в год с человека. На третий год мне просто повезло, осознавая собственную неполноценность, и готовясь к третьему заходу на Богатина, я случайно разобрался с софтом, которые позволяет моделировать микрополосковые линии как угодно. После того как я с этими микрополосками поигрался, до меня дошел физический смысл всех процессов которые там происходят. И тут меня осенило, я понял все убожество и абсолютную непригодность Богатинских книг, лекций и прочего. Он точно также взял аналогичный софт, поигрался с микрополосками и нарожал свои "упрощенные правила". Вместо того чтобы научить "ловить рыбу", он накормил читателей сотнями рыб. Под "ловить рыбу" я имею ввиду такой способ подачи информации, который исключает запоминание всех этих его правил, которые являются частными проявлениями физики микрополосок. Как описать все это в приемлемой форме я не знаю, но уж точно не в виде "501 правила быстрой трассировки". Это и есть классная форма мошенничества. Точно такой же вариант с свое время сварганил Дейл Карнеги. Вместо того, чтобы рассказать о принципах энергетики между людьми, он зафигачил сотни правил, что и как нужно делать в конкретной ситуации. Но поскольку человек всегда попадает в сто первую ситуацию, чел чувствует какой же Карнеги умный, и какой он сам тупой. А дело как раз в "умении ловить рыбу". О котором в книге Карнеги ни слова, более того, там есть несколько показательных мест, где он специально вводит читателей в заблуждение, чтобы скрыть истинные подводные течения. Не, я понимаю, что это чисто бизнес, но все таки... И Богатин, и Карнеги просто жулики. Мое мнение. Лично с ним не знаком, но позволю себе не согласиться. Да, сегодня тоже немалое кол-во (если не большинство) digital designerс все еще руководствуются теми rules of thumb которых ими обучил их "первый наставник" (т.е. в начале их карьеры - их курирующий инженер), до которого эти rules of thumb тоже передавались поколениями его "наставников", но без более-менее серьезного физического понимания вещей. |Это я лично помню и в моем сучае в начале карьеры. Симуляция это хорошо, и во многих случаях эти rules of thumb работают, но когда они дают свой - тут без понимания процесса - тупик. Я не знаю откуда у вас такая инфо по Бугатину и ее достоверность, но мне трудно согласится что такого уровня (я ежели большинство в индустрии воспринимают его как и Джонсона как авторитеты в своей области, трудно сомневаться в их адекватности) "урвал" свой кусок хлеба тупым симулятивным методом за которым не стоит глубокого понимания процесса. Да, возможно есть кадры и покруче, что отнюдь не отрицает компетентности первых...нет предела совершенству... Да и наверняка тот-же Эрик Бугатин начал то кем он сейчас являестя относительно много лет назад, когда SI симуляторы были еще в зачаточном состоянии, так что базироваться чисто на симляциях тогда навено было-бы смешно... Я вчера окончил 6-дневный курс SI что хватило понять что особого колдовства там нет, и далеко не всегда необходим симулятор что-бы предсказать общее поведение сигнала/системы... Достаточно вспомнить основы универского курса по Distributed Systems и немного Electromagnetic fields как основной black magic SI начинет вырисовываться вполне понятными процессами. Данный курс SI как раз и начинал с вспонимания основ Distributed Systems (reflections, bounce diagrams), тогда как crosstalk добавляет к distributed systems еще EM fields. Не думаю что те-же SI guru как Бугатин/Джонсон и другие не рулят в этих дисциплинах и их практическом восприятии...а "руля" в них это уже основная база серьезного понимания SI/PI. так что я бы не разбрасывался такими "обвинениями" не имея более чем веских оснований....
  14. Цитата(cioma @ May 31 2009, 21:53) Как я и говорил выше - зависит от задачи (и бюджета). HL по SI - наилучший выбор в своем классе. Кстати, по поводу средств анализа PI. Я тут согласен с Ериком Богатиным (спец по SI/PI сотрудничающий с ментором) - средства анализа PI сейчас находятся в стадии, подобной средствам анализа SI 10 лет назад. И как всегда главная проблема - модели компонентов. Для SI у многих производителей есть IBIS- модели (вопрос об адекватности этих моделей - отдельный разговор, но всеже они есть). Для PI если мне не изменяет память тоже есть стандарты на модели. НО! Производители эти модели не предоставляют и сапры эти форматы не поддерживают. Так вот и приходится вручную назначать модель для каждого питающего пина из списка стандартных. Это примитив и результаты могут быть +\- километр. Так что у PI еще все впереди. Главное чтоб менторы-кейденсы и Ко не понаделывали несовместимых друг с другом стандартов ("для пользы пользователя", как всегда) ) https://www.cst.com/Content/Products/CST_PCBS/Overview.aspx О, трудно не согласиться. Эрик Бугатин по совместительству консультант Альтеры а также, будучи общепризнаным главенствующим гуру (совместно с Howard Jonson) в SI (возможно и PI) тестировал и HL (в частности и последнюю на данный момент, 8ую версию). Судя по сегодняшнему рассказу FAE Ментора у на на презентации HL, он спроэктировал специально тестовый борд с layoutом дающим всевозможные общие и спец. случаи SI (не помню упоминал-ли он и PI в этом контексте) и гонял в ней HL 8.0, после чего проверял все в своей лабе на спец. оборудовании. Наш лектор по курсу SI весьма часто лично консульторуется по своим дизайнам напрямую с Эриком и Howardом. Насчет PI - тут вы правы наверно тоже, хотя то что нам показывали сегодня в HL 8.0 в плане PI лично у меня (пока не сильно искушенного опытом в SI/PI) уже вызвало уважение/интерес. Но там действительно он там назначал модель для каждого питающего пина (в ручную оопределял его параметры). Ксати, нев курсе какой софт рулит в симуляции Power ? В смысле проэктирования усточников питания (например switching в разных топологиях). Может нужно какой-нить особый Spice ? но не припомню что-бы произовдители switchingов давали свободно их Spice модели...
  15. Цитата(cioma @ May 31 2009, 14:26) Думаю, в ICX можно загнать и из других кадов (allegro, zuken итп). Кстати, не путайте ICX Classic (про который собственно и речь) с ICX Pro Explorer/ICX Pro Verify - это разные продукты (хотя наверное последние два основываются на движке первого). Если нt ошибаюсь ICX Pro Explorer/ICX Pro Verify можно использовать только с ментором. Но в течение следующих пары лет будет дальше развиваться ICX Classic. Цена 10k USD в данном сегменте считается копейками. Полный набор Sigrity потянет не менее 50k (а может и под 70k) Ansoft, CST - это продукты для полного электромагнитного моделирования - в них хоть чип хоть самолет моделируй. Каждый из них имеет модули для импорта данных из кадов ПП (через ODB++ точно должен быть). Это системы high-end, там за 5 минут не освоишь + матчасть желательна + понимание моделей. И, конечно цены там тоже high-end У ментора - Quiet Expert, ну и в HyperLynx есть простая реализация, "на прикинуть" Если надо серьезно - опять же Ansoft, CST (итп) Да, понял. По наслышке, у нас entry price Hyperlynxа колеблется в пределах 14к$ - 18k$, ьотя последняя версия (8.0) уже не имеет разделения на GHz и менее, и в Power есть и DC и AC а так-же совмещенный SI-PI чего нет например в Cadence. Сегодня приходил FAE Mentorа в SI/PI tools к нам, показывал, рассказывал - весьма впечатляет. Field solver не 3D, но и в 2Д тоже дает интересные вещи. Он кстати упомянул насчет Sigrity как top на данный момент, но больше для очень серьезного анализа с EMC и т.д., но и learning curve у него не простой и требует глубоко понимания материала и т.д. и т.п. Судя по тому что у нас в industry в плане board design наиболее распространены Hypelynx и Cadence, видимо они весьма адекватны для этих целей. Вполне возможно для крупных высокочастотных IC нужно такие "тяжеловесы" как Sigrity, Ansoft и т.д...но тут и совершенно другие бюджеты....
  16. Цитата(cioma @ May 31 2009, 01:37) Думаю, Sigrity даст фору и по PI и по SI не только HyperLynx но и ICX (по SI). Sigrity в несколько раз дороже чем HyperLynx. Но HyperLynx имхо наиболее дружелюбен и прост в освоении. Как всегда все зависит от решаемых задач. Если интересует серьезный PI, то на HyperLynx много не сделаете (HyperLynx 8.0 - это вобще первый продукт ментора с PI). Sigrity - попродвинутее, ну а для наиболее сложных задач - Ansoft и CST Ага, понятно. А ICX - он только для Менторовского PCB софта ? (Expedition/Board Station/Pads) и более серьезен чем HyperLynx ? Т.е. Ansoft, CST - они еще более серьезны чем Sigrity ? И ессно стоят дороже ? Тогда дело весьма печально, hyperLynx и так сам по себе весьма дорог (врод как более 10к$ за я лицензию), потенцуяльных пользователей в моей коннторе - 2, 3, шансы купить стремяться к нулю. А ежели остальной нормаьный софт SI/PI еще дороже - вобще мало релевантно.. А какие именно продукты от Asoft и CST конкурируют с HyperLynx и Sigrity в SI/PI ?
  17. Цитата(cioma @ May 30 2009, 00:55) Щупал Sigrity пару лет назад, так даже та старая версия даст сто очков вперед HyperLynx PI. Но и стоит Sigrity по-больше чем HL Спасибо. Странно, HyperLynx зама по себе весьма дорога считается на рынке, но вроде более распространена судя по моему окружению... А Sigrity даст фору HyperLynxу только в PI или и в SI по вашему мнению ?
  18. Цитата(Yuri Potapoff @ May 12 2009, 12:41) Уважаемые господа! Компания Sigrity сообщила о выходе бета версии своего пакета программ SpeedXP v9.0 beta. Изменения коснулись почти всех программ, входящих в пакет: SPEED2000, PowerSI, Broadband SPICE, PowerDC и Channel Designer with 9.0. Кроме того, в ближайшие несколько недель ожидается выход обновлений программ XtractIM, OptimizePI и UPD. Наибольшие изменения претерпела программа SPEED2000, где появились новые режимы просмотра результатов расчета на 3D модели платы. Кроме того, улучшена точность BNP файлов (Broadband Network Parameter), которые все чаще используются в качестве альтернативы моделей в формате Touchstone. Файлы BNP моделей используются во всех программах Sigrity, а с недавнего времени поддерживается пакетом Synopsys HSPICE. Полный перечень изменений, внесенных в версию 9 можно найти по адресу: http://www.sigrity.com/company/news/200905...apabilities.htm Более подробную информацию о продуктах Sigrity можно найти по адресу: http://www.eurointech.ru/sigrity За любой дополнительной информацией просим обращаться по адресу sales@eurointech.ru или телефону (495) 749-45-78 А как tools Sigrity в сравнении с конкурентами от Ментора и Cadence (HyperLynx SI/PI и SigXplorer/SPECCTRA QUEST) ? Честно говоря не силчно слышал о Sigrity продуктах (или вообще пока не слышал) на нашем местном рынке (в Израиле). У нас распространены как и в других местах в плане signal/power integrity - Cadence, Mentor... На чем можно было-бы попытаться убедить фирму только "заходящую" в SI/PI пойти по пути Sigrity а не Ментора или Cadence ? Цена ? Спасибо
  19. Цитата(Victor® @ May 17 2009, 12:17) Здравствуйте! Есть ли смысл ставить XP x64 для работы с ИСЕ? - проц Pentium-D - памяти 1 гиг. Вроде раз проц 64-разрядный, то должно быть комильфо с XP x64 софтом x64... теоретически Но чует мое сердце, что где-то тут могут быть грабли. Что-то можете посоветовать? Да, еще на компе будет еще софт (Questa, OrCAD, Hyperlynx, UniversalScan, etc.) -- Спасибо за внимание -- Успехов! Работаю с Латтисом, не с Xilinxом, но все-таки может инфо будет полезна. Не так давно собрал свой новый комп, поставил 8 GB памяти, quad интела и ессно Win XP x64. Тоже побаивался проблем с драйверами, софтом и т.д. - оказалось не так страшен черт как его малюют. ispLever Латиса работает ОК, как и Synplify, Aldec Active-HDL, Альтиум Win 09 и в т.д., весь основной софт с которым работаю - работает без проблем, включая драйвер HP принтера, фотошоп и т.д. и т.п. Недавно ставил Матлаб - тоже без проблем. Единственное что не пошло - нет драйвера для моего "пожилого" пленочного сканнера (Никон LS-40) - только из-за него пришлось ставить VM и на него Win XP Pro x32. Только вот не уверен есть ли большой смысл ставить х64 OS ежели памяти 1G... Я ставил х64 только с целью преймущества использования всей доступной памяти (более 4 GB).
  20. Цитата(SM @ May 14 2009, 12:09) А под определением как Global понимается использование примитива GSR в исходнике? Да, instantiation GSRа как блока в сорсе.
  21. Простой кусочек кода проэкта не работает, сижу пол дня над ним, туплю, не понимаю почему молчит. Кодout_swithing: process(nRST, CLK, OUT_SW, PATTERN)         begin         if rising_edge(CLK) then                      if nRST = RST_pol then                                  OUT_SW_sig <= OUT_SW;                                  PATTERN_sig <= PATTERN;                              else                 OUT_SW_sig <= OUT_SW_sig;                                  PATTERN_sig <= PATTERN_sig;             end if;                      end if; end process; смысл кода в том что-бы синхронно читать вход OUT_SW в внутренний сигнал OUT_SW_sig только во время активизации глобального сброса (nRST). Когда-же сброс не активизирован - сигнал удерживает последнее значение. Это нужно для конфигурации системы. OUT_SW - определен в entity как input, std_logic; OUT_SW_sig - определен как сигнал в architecture OUT_SW_sig - выводится на выход для debugа Второй вход/сигнал не проверял еще. В функциональной симуляции работает нормально, в тайминговой и в железе - не работает, т.е. OUT_SW_sig заткнут постоянно в '0'; Когда в процессе debugа ставлю постоянное значение на выход OUT_SW_sig (например '1') - нормально выводится на выход в железе. Когда вешаю на OUT_SW_sig сам вход OUT_SW и им играюсь (он на dip-switchе) - тоже нормально работает в железе. А вот в коде - никак. Чего делаю левого ? Спасибо.. P.S. FPGA - Lattice ECP2 (LFE2-50E)
  22. Цитата(SM @ May 12 2009, 09:48) Ну это на раз обходится методом написания того модуля, где это нужно, на верилоге. ЗЫ. Потом расскажите пожалуста, что саппорт про GSR наговорит... Уж очень интересно, все таки реально управлять неподключением GSR-а к отдельным регистрам, или нет... Получил частичный ответ от саппорта. Если определен GSR как Global - он обнуляет все абсолютно флип-флопы чипа там где Reset не определен explicitly логикой. Что-бы сделать так чтоб определенный сигнал/флип-флоп не обнулялся автоматом Global GSRом - можно дать ему gated Reset, т.е. через логику (входной сигнал Resetа подогнать к флип-флопу через какой-нить gate). Сам пока не проверял, у себя просто отменил Global GSR и оставил inferred.
  23. Цитата(kuchynski @ May 12 2009, 10:44) Попробуйте так: out_swithing: process(CLK) begin if rising_edge(CLK) then if nRST = RST_pol then OUT_SW_sig <= OUT_SW; PATTERN_sig <= PATTERN; end if; end if; end process; В списке чувсвительности явно лишние сигналы. Xilinx ISE это очень не любит. И писать "OUT_SW_sig <= OUT_SW_sig" смысла нет! Спасибо, да, в списке действительно лишние сигналы и OUT_SW_sig <= OUT_SW_sig действительно лишнее в синхронном процессе, но это не причина проблемы. Причина была как правильно заметил SM в специфике GSR - это специфика работы с Латтисом (я не на Xilinxе).
  24. Цитата(sazh @ May 11 2009, 21:54) А зачем при конфигурации системы что то считывать извне. Где гарантия, что это извне уже сконфигурировалось. По идее, При конфигурации системы заботятся о выходах, игнорируя входы? Именно как поясним выше SM. Такой режим конфигурации системы (не IOs а именно системная конфигурация) не редко употребляется. Например на моей прошлой работе был evaluation system нашего процессора цифорвых камер, там процессор имел целый ряд конфигурационных входов которые во время активного Resetа функционировали именно как конфигурационные входа, а затем после Resetа - автоматически конфигурирвались как IO. Конфигурация системы например определяла с каким типом карточки памяти система должан работать, тип подключенного дисплея и т.д. и т.п. Цитата(SM @ May 11 2009, 20:39) Не, не подскажу. Я от Вас об этой возможности впервые слышу, тоже было бы интересно. Я просто везде где могу GSR отключаю в таких проектах, где не надо все ресетить. И, докучи, завожу его на жесткую 1, чтобы всякие там синтезаторы самодеятельностью не занимались. Почитал я тут, полистал... http://www.latticesemi.com/dynamic/view_do...cument_id=31408 Как я понял, надо вынести этот блок в отдельный модуль, и при его подключении указать: Кодmodule_name mod_inst( signal list) /* synthesis GSR=DISABLED */; Только расскажите, получилось ли Пытаюсь разбираться с GSRом... Свою проблему вроде решил, хотя пока не проверял в железе (я уже дома, не на работе), но в timing симуляции уже работает. В чем суть: у меня в дизайне я использовал GSR как Global, т.е. explicitly делал его instantiation в топ модуле. Существует атрибут GSR который можно исползовать по идее как ENABLE или DISABLE для конкретного сигнала (регистра ессно). Что-бы использовать атрибут нужно его вначале обьвить, но это проблема если уже есть GSR instantiation (ибо атрибут тоже называется GSR). В общем, на данный момент я отменил GSR instantiation (значит согласно тому PDFу он работате как inferred), и теперь не нужно и атрибута ибо GSR уже не действует на сей сигнал. Но тогда мне опять непонятно применение этого атрибута.... Кроме того вот надыбал такую errata на форуме Латтиса: http://www.latticesemi.com/forums/forum/me...p;enterthread=y Завтра еще раз перечитаю тот PDF по GSRу и сосстыкуюсь с саппортом Lattice - пусть разьяснят что и как с GSRом...
  25. Цитата(SM @ May 11 2009, 18:40) Скорее всего на каком-то этапе кто-то (как синплифи, так и исплевер, оба умеют) сунули сигнал резета на GSR. Уберите его оттуда, пустите по обычным сигнальным путям, и жизнь станет хороша. Код тут не причем. GSR железно резетит все ваши регистры, пока он активен, и этот код просто физически не работает. Тайминг-симуляция GSR тоже поддерживает, поэтому в ней тоже не работает. Вуаля... Очень похоже на сей случай. Я GSR специально использую и на него завожу вход nRST. По моему есть атрибуты "убирания" GSRа с конкретных регистров, забыл их.... Нужно будет заатрибутить OUT_SW_sig (и второй сигнал), тогда надеюсь проблема решиться.... Не подскажете-ли сии атрибуты (синтакс) ? Буду премного благодарен....