Jump to content

    

ovn

Участник
  • Content Count

    43
  • Joined

  • Last visited

Community Reputation

0 Обычный

About ovn

  • Rank
    Участник

Recent Profile Visitors

464 profile views
  1. К Vivado идут файлы поддержки плат, и там нет этой ревизии. В общем решили проблему https://www.xilinx.com/support/answers/71961.html
  2. На работе имеются отладочные платы ZCU102 rev. 1.0 в которых ранее работали и новые ZCU102 rev. 1.1, там другая память DDR и проекты из под старого Vivado 2018.3 с новыми платами они не запускаются. Кто как решал проблему? Понятно, что можно 2020.1 поставить, но старые проекты нужно переделывать заново.
  3. Vasily_A, я Vivado 2018.3 и 2019.1 использую. Пересобрать проект будет непросто, у вас там наверно ядро MicroBlaze, а в Zynq A9. Вивада такая кака, что из старой версии в более новой проекты не всегда собираются.
  4. Я шью микросхему .bit + указываю .ltx после этого должно окно анализатора открыться. Но вместо этого ошибка. Refesh Target ничего не даёт.
  5. Я так понимаю, что FSBL грузит PS потом PL, но сами регистры процессора не установлены и генерации нет. Наверняка как то можно.
  6. Проц не запущен, генерации нет, пока в SDK не проинициализировались регистры PS, генерации не будет. А как мне тактировать чисто PL без PS в Vivado без SDK?
  7. Это понятно, галочки поставлены, Hello Word запущен, тут не запускается ILA, потому что ему независимое тактирование нужно. Опять же, хотелось бы тактировать логику в PL независимо от Zynq.
  8. Ну да, основной интерес откуда взять clk для PL, если Zynq как бы отдельно живёт. ILA, да, корявенький, он должен запуститься и ничего не показывать по идее.
  9. Сообщили то, что в первом посте написано, без конкретного ответа. Откуда клок завести, если на плате один генератор для Zynq, на отдельную ножку со внешнего генератора, без проблем, но абсолютно не нужно.
  10. Пробую пример работы с ILA CLK зависимый, пока регистры не инициализируются, генерации нет, выдаёт ошибку. WARNING: [Labtools 27-3361] The debug hub core was not detected. Resolution: 1. Make sure the clock connected to the debug hub (dbg_hub) core is a free running clock and is active. 2. Make sure the BSCAN_SWITCH_USER_MASK device property in Vivado Hardware Manager reflects the user scan chain setting in the design and refresh the device. To determine the user scan chain setting in the design, open the implemented design and use 'get_property C_USER_SCAN_CHAIN [get_debug_cores dbg_hub]'. For more details on setting the scan chain property, consult the Vivado Debug and Programming User Guide (UG908). WARNING: [Labtools 27-3413] Dropping logic core with cellname:'Zynq_i/ila_0' at location 'uuid_DF5D93A22A4E59DE8D60AFA4B2F66593' from probes file, since it cannot be found on the programmed device. Откуда взять CLK для PL, если на отладочной плате лишь один генератор, заведён на PS_CLK. Может его как то можно вытащить? Как заставить работать логический анализатор ILA?
  11. Тут рядом темка болтается, что у китайских Цинков одно ядро нерабочее, проверил, оба ядра работают.
  12. Для отладочных плат сейчас стандартными являются разъёмы PMOD, к ним можно подключить всевозможные датчики, экранчики и т. п. У DATA1-DATA3 шаг штырей 2 мм, а распространённый, у того же PMOD, 2,54.
  13. На фото 3 разъёма, рядом с питанием, DATA1-DATA3 I/O с Zynq, разъёмы J3 и J5 - содержат по гальванически развязанному входу и выходу, J7-UART, J8-JTAG и т.д. Вместе с платой советую заказать вот такой переходник USB-UART