Jump to content

    

hynter

Участник
  • Content Count

    29
  • Joined

  • Last visited

Community Reputation

0 Обычный

About hynter

  • Rank
    Участник
  1. Подскажите, пожалуйста, где можно прочитать новичку про синтезируемость конструкций SV. А то пишу-пишу, а потом выясняется, что он такое собрать и не может вообще...причём бывает и такое, что в разных кодах одинаковые конструкции могут синтезироваться или нет... Есть какие-то конкретные ограничения, соблюдая которые гарантированно precission сможет синтезировать?
  2. Здравствуйте! Пришёл за советом и разъяснением я к вам. Начинаю изучать среду ModelSim и язык SystemVerilog. Почитал с десяток статей разных про язык, про среду тоже прочёл несколько pdfшников, которые на родном её сайте предлагались...вот..Посоветуйте пожалуйста что ещё нужно изучить для успешной работы с этими штуками=) И ещё такая вешь: чё-то никак не найду как в моделсиме два модуля друг с другом соединить можно, чтобы, допустим, один генерировал импульсы, а второй по ним работал? Неужели всё надо в один огромный .sv-файл прописывать и нету ничего подобного квартусовской рисовалки схем?? Заранее премного благодарен, ведь знаю уже, что тут люди в беде не бросят=)
  3. Тут речь о практике=) Нужно рассчёт представить расчёт этой фиговины=) Что это вообще такое "нагрузочная способность"?=)
  4. Здравствуйте. Подскажите пожалуйста как рассчитать нагрузочную способность ножки ПЛИС. ПЛИС EPM3256ATI144-10. Необходимы формулы..методика расчёта...любая информация.
  5. То есть я правильно понял, что моя плата к этому делу никакого отношения не имеет и сигналы с платы (конкретно с ПЛИСины) напрямую в PCI втыкаются??
  6. Здравствуйте! Подскажите пожалуйста, как рассчитать необходимое сопротивление нагрузки для сигналов FRAME#, IRDY#, TRDY#, DEVSEL#, STOP# и PERR#? В спецификации написано, что эти сигналы требуют, чтобы резисторы имели устойчивые номиналы, когда шина активно не используется. Что для этого нужно знать и как это сделать?
  7. Quartus и VHDL

    Цитата(hynter @ Jul 19 2008, 18:05) Понял почему такая фигня происходит! ... А нет...шутка...всё равно не работает...правда теперь в другом месте...
  8. Quartus и VHDL

    Как какая....всё та же: перестаёт работать, если удалить вывод OUT2(2)<=CNF_RD, все сигналы становятся неопределёнными, при сравнивании данных на AD1 и того, что помещено в ADR...если взять другую плисину, ну, например, EPM7256AEFC256-5, то всё работает отлично и никаких глюков не происходит...
  9. Quartus и VHDL

    Понял почему такая фигня происходит! У меня ПЛИС EPM3256ATI144-10...она слишком медленная оказалась...если запустить на другой, со скоростью -5, то всё работате....беда только в том, что я никак не могу найти такую ПЛИС, да чтобы ешё и Индастриал была.....что делать...ума ни приложу....
  10. Quartus и VHDL

    Хорошо!=) Спасибо большое за помощь! А RTL - это чё это и где это найти?? =)
  11. Quartus и VHDL

    Я и не говорил, что CHF_RD не нужен! Как раз-таки очень нужный это сигнал.... Я сказал, что выводить его на OUT2(2) нет необходимости...я когда отлаживал - выводил и смотрел его состояние.....а когда всё заработало - я его (этот вывод) удалил и всё полетело...вот в чём вопрос.... Ну, впринципе, да и ладно бы с ним...пускай выводится...просто не буду назначать эти пины на саму ПЛИСину... А вот ADDR я и не трогаю! С ним вообще всё отлично...сохраняется...распознаётся..выводится куда надо...засада в следующей засчёлке: --Сохранение адреса устройства в регистр адреса в пространстве конфигурации Process(CNF_WR) begin if (CNF_WR'event and CNF_WR='0') then ADR:= AD1(31 downto 2)&"01" ; end if; end process; вот с этим ADR-ом упорно не хочет корректно сравниваться...
  12. Quartus и VHDL

    Со стэйт машинами я тут долго мудрил...вот нашёл в квартусе уже готовую часть нечто похожего на то, что мне нужно...покопался в коде и взял их оттуда..вот.. Вариант с OUT(1) - подошёл. Спасибо большое за подсказку! А вот там, где OUT(2)<=CNF_RD, при замене на '0' летит диаграмма вывода данных на AD1 при попадании на процедуру CONF_READ, хотя все управляющие сигналы DEVSELn, TRDYn, STOPn и PAR выставляются правильно... И ещё при конфигурировании, то есть CNF_WR='1' засчёлкивается адрес, присвоенный моему устройству, в ADR. Он пишется правильно и храниться до конца работы. С этим адресом нужно сравнивать приходящий на AD1 код, что и делается в строчке: RD_TX <= '0' when (FRAMEn='0' and AD1=ADR) else '1'; так вот, если писать так, то при сравнении AD1 и ADR, все сигналы становятся неопределёнными...а если задать адрес в переменную, то всё работает: RD_TX <= '0' when (FRAMEn='0' and AD1=CNF(4)) else '1';
  13. Quartus и VHDL

    Цитата(Kuzmi4 @ Jul 16 2008, 18:39) Или приведите код.... Вот он код=) Речь шла о сигналах RD_TX и CNF_RD (вывод, без которого не работает, помечен коментарием "--NEED") Помогите пожалуйста разобраться...а то 24 сдавать уже всё это дело...а я недели 3 уже над этим бьюсь и никак не рвублюсь
  14. Quartus и VHDL

    Ага...понятно в чём косяк=) Оно так и должно задерживаться...а у нас же 33MHz...оно медленней и поэтому всё хорошо=) Спасибо большое! Но вот такой теперь косяк: Всё работает! Комментирую подачу в выходной сигнал переменной, которая НИГДЕ НЕ ИСПОЛЬЗУЕТСЯ! ей просто присваивается значение - всё!! Летит вся прога вообще!! Одни неопределённые сигналы....вся диаграмма в крестах... Как такое вообще может быть? Чего не так-то??
  15. Ну вот и хотелось бы про разные серии узнать... Ну вобщем понятно..надо испытывать самим получается. Спасибо. А вот про термостойкость...ALTERA пишет, что нужно ставить радиаторы и расписывает формулы по которым можно его высчитать...Но я так понимаю, что это распространяется на высокие температуры, а помогает ли это защитить ПЛИСину он резких перепадов температуры в "низкую" сторону?