Перейти к содержанию

    

dvladim

Свой
  • Публикаций

    668
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о dvladim

  • Звание
    Знающий

Контакты

  • Сайт
    http://
  • ICQ
    0

Информация

  • Город
    Воронеж

Посетители профиля

3 418 просмотров профиля
  1. Можно захватывать на повышенной частоте. Как в UART. Если тактовые за время посылки уходят менее чем на символ, то прием будет стабильным.
  2. Слушайте, ну констрейнты на корпус вы же учитываете в set_input_delay? Что мешает там же учесть и задержи на падах?
  3. Не всегда так. Altera делает линейку не только физически разными схемами, но и программными ограничениями: например EP3C5 и EP3C10 это одна и та же схема. Побитово совместимая. EP3C120 и EP4CE115 аналогично. Только технология разная. Это тот же Cyclone IV сделанный по другой технологии. Файлы побитово совместимы и Альтера сама об этом говорила, но рекомендовала переделать прошивку из-за изменений в STA.
  4. Stapl это и есть JAM. Вы бы читали что вам тут пишут что-ли.
  5. Все волшебно просто: grep -i action filesvf.jam ACTION RUN_FILE "Execute Converted Vectors" = EXECUTE; Соответственно команда типа: jam.exe -a RUN_FILE filesvf.jam
  6. У вас ошибки-то какие? Что экшены не находит. Вот и посмотрите в jam-е какие экшены есть. А что эти конструкции означают всегда можно посмотреть в стандарте http://www.pldtool.com/pdf/jesd71_stapl.pdf или https://www.intel.cn/content/dam/altera-www/global/zh_CN/pdfs/literature/jam/jamspec1_1.pdf
  7. Любопытно почему? JAM STAPL стандарт. JAM Player к схеме вообще никак не привязан. Можете получить jam файл для xilinx то можно напрямую использовать. Можете получить svf, то svf2jam вам в помощь. SVF и JAM в плане работы с JTAG близкие вещи, но в JAM есть ветвления.
  8. у Квартуса тоже был свой симулятор, но на практике никто внутренний симулятор не использует. Я думаю вы и без меня это прекрасно знаете.
  9. Если вы о фразе в презентации о недостаточности трассировочных ресурсов, то уверяю, это типичная общая формулировка. Вторая, третья ревизии - возможно. Но после первой ревизии я полагаю появилось понимание проблематики и трудоемкости. Моделирования? Ха-ха. Даже топовые вендоры Altera и Xilinx не имеют своего симулятора. Миландру то зачем делать. Если вы в полный цикл включаете моделирования, то вообще ни у кого нет. А самое главное что и не нужно. А в целом, я за. Удачи им.
  10. Это углы: модель, напряжение питания, температура.
  11. Конечно. И даже скорее всего. По поводу PCIe в целом: В PCIe для исправления ошибок применяется ACK/NAK протокол. Т.е. повтор пакета. Контрольные суммы LCRC формируются/проверяются на Data Link Layer. ECRC на уровне Transaction Layer. Об ошибках рапортует обычно при падении линка. Т.е. когда LTSSM теряет связь. После этого обычно сброс и синхронизация заново. Так что с надежностью в PCIe все в порядке.
  12. 2 jenya7 Ну и если уж все равно наплевали на метастабильность, то зачем было делать ms_clock?
  13. Вы сами себе противоречите: "Прибор переделывать нельзя" ... "Можно ли заменить счетчик CB4CLE на CB4RLE". Если вы меняете счетчик, то меняете прошивку. Если меняете прошивку, значит меняете прибор. А уж если менять, то менять по взрослому. Делайте грамотный тестбенч, затем меняете прошивку и сравниваете результаты.
  14. Так а что вы собственно хотите? Переписать PCS, чтобы повысить скорость работы? На скорость работы это никак не повлияет. Переписать контроллер? Ну, это что называется, "бог в помощь", т.к. трудоемкость оценивается в несколько человеко-лет.
  15. Исходя из того что состояний 72 и нумеруются они от 0 до 71. assign data_out = data_in; always @ (posedge clk or negedge reset) begin if (!reset) state <= S0; else if (ss & (state != S71)) state <= state + 1'b1; end