Перейти к содержанию

    

VBKesha

Участник
  • Публикаций

    26
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о VBKesha

  • Звание
    Участник
  • День рождения 03.07.1984

Контакты

  • Сайт
    http://
  • ICQ
    271506242

Информация

  • Город
    Брянск
  1. Radiant с сайта magnet:?xt=urn:btih:HGKL3ABBFNR5TOIKS5K2WKW5ZJACZ2IB чисто радиант ничего противозаконного
  2. В линкере расписать так чтобы нужная уобласть не попадала не в одну секцию. После этого объявить указатель на эту область.
  3. Было такое на 16 версии. Отключил в настройках что связанное со Smart(сейчас под рукой квартуса нет) и компиляция стала нормально проходить.
  4. А сигналы RESET с переферии снять не забыли?
  5. У меня 16.1 оочень глючно работал и часто падал, пришлось откатится на 16.0 большинство проблем исчезло.
  6. Что то мне кажется что oc_system.xml создаётся Qsys автоматически. hps_common надо отдельно смотреть.
  7. Цитата(krux @ Nov 10 2016, 19:40) константу можно передать при помощи параметров через .tcl-скрипт почитайте Quartus II Handbook Volume 1: Creating a System with Qsys и подсмотрите как в стандартных альтеровских корках в .tcl-скриптах это делается, хоть в том же uart-е get_parameter_value / get_instance_parameter_value / set_instance_parameter_value должны помочь Спасибо за подсказку, нашёл здесь https://www.altera.com/content/dam/altera-w...opc_builder.pdf частоту можно через SYSTEM_INFO получить.
  8. Цитата(iosifk @ Nov 10 2016, 17:37) А с чего это "при этом всё равно он считается асинхронным"... UART считается асинхронным, потому что его данные не имеют стробирующего тактового. И отсчет времени стробирования запускается по середине стартового импульса... Только и всего... Но к понятию "синхронный проект в ПЛИС" это не имеет никакого отношения... Возможно я неправильно выразился. Но вопрос о том как получить частоту клока остаётся открытым.
  9. Цитата(iosifk @ Nov 10 2016, 17:28) Это как? Если на вход приходит клок, то все что делается на выходе обязано быть синхронным с этим клоком. А иначе все такое "свое IP Core" с "на выходе интерфейс асинхронный" - это полный бред и пустая трата времени... Ну так то оно так, но вот есть допустим UART то что он даёт на выходе конечно само по себе завязано на входящий клок, но при этом всё равно он считается асинхронным.
  10. Сижу пишу свое IP Core для Quartus SoPC (Проверил в QSys тоже работает). Проблема в том что на выходе интерфейс асинхронный и чтобы его генерировать нужно знать клок который приходит на ядро. Кто нибудь знает как это сделать?
  11. Цитата(sonycman @ Aug 2 2016, 13:44) Да, в файлах MPL есть настройка для загрузки образа для FPGA со скрытого или из FAT раздела. Очень удобно, надо будет попробовать. Почему такой опции нет в более навороченном прелоадере - не понятно... Вот тут в разделе "Настройка U-boot" вроде расписано как делать через U-Boot если я правильно понял. Цитата(sonycman @ Aug 2 2016, 13:44) Пока сижу читаю доки, до практики ещё не дошёл. По поводу кэша данных не подскажете - для его правильной работы обязательно включать MMU? К примеру, чтобы область регистров периферии и FPGA корок не кэшировалась? По идее, область регистров должна быть некэшируемой по-умолчанию и без всякого MMU... Судя по HWLIB его можно включить/выключить, заинвалидить итд, глубже пока не копался. Для L2 можно назначить фильтр для прямого обращения. Цитата(sonycman @ Aug 2 2016, 13:44) Ещё у меня непонятка с настройкой портов железного DDR SDRAM контроллера. В его регистрах есть задание приоритетов и "весов" (weight) для распределения пропускной способности между различными мастерами. Но как на практике понять, какой номер порта присвоен какому мастеру? В QSys просто подсоединяются все корки к единственному мосту FPGA->HPS и поди разбери, какие номера портов там получились... Вроде бы порты имеются ввиду только для прямой работы FPGA<->DDR судя по этой картинке а то что висит FPGA->HPS не имеет к этому отношения. По многим вопросам можно более менее пытаться более менее понять глядя на HWLIB.
  12. Цитата(sonycman @ Jul 27 2016, 17:47) Интересно! А MPL поддерживает DDR память или нет? Он даже может загружать FPGA, чего не умеет полновесный SPL, похоже Поддерживает. А вот насчёт загрузки FPGA не уверен, загрузится с FPGA он да должен мочь. Цитата(sonycman @ Jul 27 2016, 17:47) Блин, многовато аббревиатур получается - MPL, SPL, U-BOOT, Preloader... В текстах доков постоянно перемешивают preloader, u-boot и spl Потому что они почти всегда под этими терминами имеют ввиду u-boot цитата из https://rocketboards.org/foswiki/view/Docum...Generation_Flow The Preloader is based on the SPL (Secondary Program Loader), which is a component of U-Boot, the open source bootloader. Цитата(sonycman @ Jul 27 2016, 17:47) Смотрю, без прелоадера даже не стоит заморачиваться с "ручной" инициализацией железа под bare metal приложение? В силу слабой документации в первую очередь. Полностью смысла нет, потому как некоторые моменты документированы почти никак, проще распотрошить MPL и там где он делает прыжок на загружаемую прогу добавить свой код.
  13. Цитата(bugdesigner @ Sep 7 2015, 10:44) Недавно заглянул и обнаружил сабж от известной тайваньской компании Terasic. Раньше DE0-Nano-SoC был с Cyclone V без HPS, а теперь за $99 предлагают уже с Cyclone V SE 5CSEMA4U23C6N. Любопытно, что плата продается по цене ниже стоимости циклона. Думаю, нужно заказывать. Без SOC сабж так и назывался DE0-NANO и он есть в продаже до сих пор http://www.terasic.com.tw/cgi-bin/page/arc...=139&No=593 DE0-Nano-SoC платка интересная но достать в России по нормальной цене у меня не вышло, это единственное что омрачает данный девкит.
  14. Зачем на тестовой схеме два UART-Lite? Стартует ли проц вообще? Правильно ли согласованы скорости? Не перепутаны ли ноги RX/TX?
  15. Цитата(RadiatoR @ Jul 5 2016, 08:48) Но ведь с компа нельзя будет загрузить на флешку что либо без поднятия файловой системы. Хотя может можно это через цпец софт сделать... В комплекте софта для этого чипа идёт утилита alt-boot-disk-util.exe которая умеет писать прелоадер, но раздел всё равно должен быть уже создан какой нибудь прогой. Цитата(RadiatoR @ Jul 5 2016, 08:48) Хм. Могли бы хотя бы сделать полной отладкой вместе с BootRom. А то так получается скрипт хз что делает и какими-то путями приводит к main. А вот интересно, ведь прелоадер имеет тоже свой main или я не прав? Сам прелоадер пишется вместе с основной прогой или отдельно? Вообще исходя из мануала как сделать "BareMetal" приложение я так и не понял что и куда там зашивается. А учитывая что не написано "вытащите флешку, залейте на нее что-нибудь и воткните обратно" становится еще менее понятно. Более того в нескольких примерах была обычная эмуляция без работы реальной железки. Прям тайна какая-то. Да в принципе дебаг скрипт вполне себе текстовый файл просто с набором команд дебагера. Имеет ли прелоадер main зависит от самого прелоадера, MPL имееет, а тот что идёт с U-Boot вроде бы нет. Пишется он обычно без проги и потом уже загружает её. Про флешку не написали потому что если уйти от DE0-Nano-SoC то чип может грузится ещё и из QSPI/NAND/FPGA а там обычно файловых систем нет, и прелоадер может брать прогу по каким либо адресам. Вообще это проц серии A их использование обычно подразумевает использование операционки а не чистый BareMetal вот поэтому и столько проблем. Цитата(RadiatoR @ Jul 5 2016, 08:48) 64кб связано с размером OCRAM? То есть проц просто загрузит в нее приложение, оставит в ней место для кучи и стека и будет выполянть? Если он выполняет приложение из OCRAM тогда я не понял - если код и RO data приложения будет весить близко к 64кб, то где он возьмет место для стека и кучи? По сути да BootROM загрузит прогу и стартнаёт её, вот поэтому по манулам обычно всё разбивают на этап BootROM->Preloader->Soft. Прелоадер обычно инициализирует DDR, и уже в неё может закинуть основную программу и стартануть выполнение чтобы на всё хватало. Цитата(RadiatoR @ Jul 5 2016, 08:48) ps. К сожалению я чувствую глубокий провал по знаниям в область процессора (именно устройства таких софтверных 1ГГц+), выполнения кода из RAM (хотя в STM32 это делается очень просто и там мне все понятно), работа кешей (вроде понятно что и для чего, но каким образом идет их работа и откуда проц знает есть там нужная ему инфа или нет - не понятно) ну и еще местами. Все до Архитектуры компьютера от Харрис добраться не могу.. Тут выполнить прогу из RAM тоже не проблема, грузишь дебагером прогу в RAM и выполняешь, основная проблема(для меня), это инициалировать процессор, там куча заморочек что проще в итоге взять готовый инициализатор и использовать чем пытаться это самому сделать.