ataradov

Это здорово. Но анонсов и я находил тучу. А принцип работы-то есть? Со структурными диаграммами.

Есть у кого-нибудь вменяемое описание хотя-бы принципов по которым работают асинхронные процессоры? Или описание архитектуры хотябы одного такого.

Спасибо. Раньше таким не занимался. Это больше исследовательский проект. По возможности нужно доказать, что такой усилитель реально сделать в небольшом корпусе и без активного теплоотвода. Если получится, то и деньги будут.

Аналоговые. Собрать. Можно привести пример названия такой сборки? Чтобы было с чего начать.

Грубо говоря антенный усилитель. Не совсем то, но принцип такой же.

Помогите найти схему или подскажите куда копать по токому вопросу. Нужно спроектиовать усилитель на частоту 150-180 МГц (диапазон можно немного двигать). Выходная мощность -- 300 Вт. Какая информация еще нужна? Я так понимаю получить КПД больше 50 % не получится?

Подскажите методы верификации процессоров. Про специальные языки я слышал. Но может есть какие-то более простые методики. Есть какие-нибудь книжки в электронном виде, но только написаные доступным языком (рус./англ. не важно)? А то поиском находятся только современные статьи, а они все для весьма продвинутых. Мне-же нужно получить обзор вариантов.

Здорово. Я почему-то об этом не подумал. То есть если во время выполения (не одновременно с) FIQ придет prefetch abort (у него приоритет ниже), то выполение FIQ прервется? Странно, как тогда защититься от множественных вызовов одного и того-же перывния? То есть что делать в ситуации PrefetchAbort, в момент его исполнения пришел FIQ и опять Prefetch Abort. Странно как-то реализована система прерываний в АРМе :)

Но ведь для работы этого VIC не требуется подменять режим. Достотчно просто убрать биты I/F в CPSR. С подменой режима я вижу одну проблему. Они не взаимооднозначны с исключениями. Например режим Abort. К нему приодят Prefetch abort (приоритет 5) и Data abort (приоритет 2). Прервания с каким приоритетом разрешать, если произведена смена режима?

Спасибо. Посмотрю. Это чисто хобби :) На текущий момент расчитываю влезть в ПЛИС Sparatan 3E (С ней есть отличная отладочная плата). В настоящее время есть работающее по моделированию ядро выполняющее data processing commands, load/store, branch. Все в одном режиме. вот перешел к реализации режимов и сразу возникло много вопросов. Документация у АРМа отличная и тех. поддержка на вопросы отвечает, но им не удается объяснить, что мне нужно не со стороны пользователя, а со стороны разработчика. А на этот счет документация весьма скупа.

Так. А можно попродробнее? Ведь приоритеты имеют не режимы (корорые как я понял нужны просто чтобы разделить LR и SP), а конкретные исключительные ситуации. Разьве если процессор находится в режиме обработки FIQ можно разрешить другие прерывания просто поменяв режим? А где в документации это описано, если не сложно. Поясню. Я делаю свою реализацию ARM-ядра и этот момент как-то скупо освещен в докумекнтации.

Ведь при входе в обработчик нужно запретить все что ниже по приоритету, но при выходе нужно обратно разрешить. Если я правильно понял инструкция по записи LR_mode в PC с любым смещением будет знаком выхода. То-есть если просто в обработчике изменить режим на USR или записать значение LR в PC другим способом, то прерывния останутся заблокироваными насегда? Как это должно происходить. Или рекомендумемые способы выхода из ARM ARM - это единственно возможные и все остальное - это просто неопределенное поведение?