Jump to content

    

Mad_kvmg

Свой
  • Content Count

    379
  • Joined

  • Last visited

Community Reputation

0 Обычный

About Mad_kvmg

  • Rank
    Mad_max
  • Birthday 05/07/1985

Контакты

  • Сайт
    http://kvmg.org
  • ICQ
    202459227

Информация

  • Город
    Зеленоград

Recent Profile Visitors

3213 profile views
  1. FPGA + eASIC в одной коробке вот это интересно. То есть, отладил какой-то критически важный кусок дизайна на FPGA, конвертнул его в function-specific die, повысив частоту и уменьшив потребление, а остальное, что может измениться оставил в FPGA.
  2. Ну можно этот тип запихнуть и в interface и при их объявлении уже указывать на структуру из package. interface bus_if #(parameter type st_ADDR_t = bit) (); st_ADDR_t st_ADDR endinterface bus_if #(.st_ADDR_t(types_pq::st_ADDR_A_t)) if_bus_addr_a (); bus_if #(.st_ADDR_t(types_pq::st_ADDR_B_t)) if_bus_addr_b (); addr_gen i_addr_gen_a (if_bus_addr_a); addr_gen i_addr_gen_b (if_bus_addr_b); Стало ли нагляднее... боюсь через неделю все равно придется заглядывать в package. Но раз уж поля структуры адреса в интерфейсе, удобно ассершен прикрутить какой-нибудь нужный.
  3. Это все равно, что не снимая обручального кольца пытаться познакомиться. Без слов понятно, что это вам на разок :) Снимите кольцо (но не разводитесь) и все станет проще. Про пробки -20 и + 30 все (работодатели) понять могут, а вот про ваш бизнесс увы никто.
  4. Гозбади Изузи какая чушь. Модераторы вы где вообще???
  5. Цитата(yes @ Mar 22 2018, 21:13) по 2 из википедии знаю, что алгоритм не меняется, просто увеличивается количество вариантов, которые нужно перебрать, а алгоритм остается - ну тот же биткоин как был SHA-256, так и остается то есть в "гипотетическом АЗИКе" нужно только маску менять, в смысле загружать значение в регистр Так и есть, ядро double sha-256 не меняется его только и разумно в асике делать, а вот подносчик снарядов для такого ядра должен быть программируемый проц или плиска. Цитата(Doka @ Mar 23 2018, 17:03) Так развернутый конвейер - не панацея, ни один асик-верндор майнеров (не берем в расчёт обанкротившихся) не делает развернутый конвейер. а почему такая уверенность?
  6. Немного добавлю к словам Роба, если вы и чтец и жнец и плисовод, вполне возможно, что "простое" окружение на SV будет вам дешевле, чем осваивать UVM. С другой стороны, сам сталкивался с такой ситуацией при блочном моделировании, когда верифицируемый модуль имеет несколько асинхронных друг относительно друга интерфейсов и тут с fork join уже как то не уютно и невольно смотришь в сторону UVM. Еще UVM хорошо тем, что есть удобный механизм добавления monitors с различными covergroups, coverpoints, etc. Что дает численную метрику прогресса и качества верификации модуля. Но в целом, UVM хорошо, когда есть разделение труда и от одного корневого спека начинают работать и верификаторы и дизайнеры, тогда тестовые окружения выполняются в одном контексте, что дает и reuse и переносимость кода от одного разработчика к другому.
  7. Собственно из рассылки electronix ЦитатаVivado HLS – САПР компании Xilinx для создания цифровых устройств на базе ПЛИС с применением языков высокого уровня. Важным преимуществом САПР Vivado HLS является возможность для инженеров, разрабатывающих программы для ПЛИС, работать на более высоком уровне абстракции. Разработчики прикладного ПО благодаря Vivado HLS получают возможность реализации аппаратного ускорения вычислений при помощи ПЛИС с минимальными затратами времени и ресурсов. Желающих познакомиться с Vivado HLS и начать его освоение приглашаем на вебинар. На вебинаре вы узнаете: 1. языки программирования, поддерживаемые Vivado HLS 2. библиотеки, доступные для работы в Vivado HLS 3. как написать простой проект на языке высокого уровня для Vivado HLS 4. полный цикл разработки проекта – от скачивания САПР и получения лицензии и до изготовления файла прошивки и загрузки его в ПЛИС В качестве демонстрационной платформы будет использоваться отладочный набор AES-A7EV-7A50T-G на чипе XC7A50T-1FTG256C, который Вы можете приобрести в компании «Макро Групп». Ведущий вебинара – инженер по применению Xilinx Илья Александров. Вебинар состоится 13 марта в 10:00. Повтор вебинара – 14 марта в 14:00. Время московское. Участие в вебинаре бесплатное, по предварительной регистрации. >>> ЗАРЕГИСТРИРОВАТЬСЯ >>> http://bit.ly/webinar-03-2018-xilinx >>> ЗАРЕГИСТРИРОВАТЬСЯ >>> http://bit.ly/webinar-03-2018-xilinx >>> ЗАРЕГИСТРИРОВАТЬСЯ >>> http://bit.ly/webinar-03-2018-xilinx Любые вопросы по теме вебинара или любые другие вопросы по продукции Xilinx задавайте Илье Александрову по адресу fpga@macrogroup.ru или по телефону 8 (800) 333-06-05 доб. 786. По вопросам, связанным с участием в вебинаре, пишите по адресу marketing@macrogroup.ru или звоните 8 (800) 333-06-05 доб. 255. Компания «Макро Групп» является официальным дистрибьютором Xilinx в России.
  8. Цитата(fertna18 @ Feb 22 2018, 19:54) Тогда возникает вопрос про microblaze. Как microblaze подключается? 1) вариант Создаётся MIG с шиной axi4 slave => к нему microblaze с axi master => к microblaze прикручивается уже непосредственно мой дизайн. 2) создаётся MIG с интерфейсом простым или axi4 = > к этому интерфейсу я стыкую уже свои блоки. Поправьте пожалуйста, если я что не так понял. Уже в даташитах этих начинаю путаться.говорили учи английский. Поищите на сайте xilinx, 100% для этой платы должен быть reference design, где все, что вам нужно есть, даже больше, какая-нибудь урезана сборка линукс для mb c hello world программкой!
  9. Цитата(el.d @ Feb 20 2018, 17:45) Так ТС же написал, что ядро КИХ фильтра хилых использовал для этого дела Судя по тому что ТС понравилась вот эта фраза ЦитатаЯ делал СФ по схеме FIR-фильтра, тупо оцифровал распознаваемый сигнал и запихнул его в качестве коэффициентов фильтра, предварительно переставив местами. И все дела. Работало на отлично. На частоте в 213 МГц Ковыряния с КИХ филтром как раз связанны с потроением самого коррелятора. А децемация проведена по схеме ЦитатаВыбирал каждый 10 -ый отчёт и всё. Возможно принято решение, что спектральное размножение действовать не будет, ТС тут виднее.
  10. Цитата(fertna18 @ Feb 20 2018, 15:44) Выбирал каждый 10 -ый отчёт и всё. ФНЧ не забудьте поставить, а то спектральные копии они такие.
  11. Цитата(fertna18 @ Feb 9 2018, 15:49) мат аппарат нормальный. Но вот с СФ возникают проблемы, связанные с кол-вом коэффициентов. Уж простите, но не вяжется. Тем не менее, если с мат аппаратом все ок, то понятие операции свертки вам должно быть знакомо. КИХ фильтр, собственнно, делает ни что иное как сворачивает (во временной области) обрабатываемый цифровой сигнал со своей импульсной характеристикой. И вам теперь надо "всего лишь" разобратсья как реализовать операцию свертки на FPGA. Можно подойти и с другого боку, путем перемножения спектров, тогда вместо свертки простое по коэффициентное перемножение, если конечно опустить кучу нюансов связанных с переходом от представления сигнала во времени к частотному отображению и обратно. В итоге, вот вам две книги ученых мужей. 1. [Meyer_Baese_U.]_Digital_Signal_Processing_with_FPGA 2. Лайонс Р., Цифровая обработка сигналов. Там популярно и про сверку и про спектры и про реализацию на FPGA. Удачи! P.S. Verilog
  12. Можно предположить, что у ТС с мат. аппаратом все в порядке и он понимает, что хочет фильтроват, а что коррелировать. Проблема именно в реализации, на новой для человека аппартной платформе - ПЛИС. Тогда можно посоветовать посмотреть в сторону simulink. Кубиками состряпать DSP тракт, промоделировать алгоритм, далее сгенерировать RTL код, который даже можно попробывать синтезнуть для прикидки утилизации ресурсов. Параллельно при этом читать книги по плисоводству. А так конечно пичаль, если человек ни когда не работал с ПЛИС и тут бац боевая задача запилить DSP тракт, так еще и не понятно откуда берутся данные и куда деваются после обработки. В идеале мат моделированием занимается один человек, а реализацией другие, в идеале отдельно RTL проектировщики и отдельно RTL верификаторы.
  13. Цитата(des333 @ Jan 3 2018, 00:19) Что мне реально интересно? Почему достаточно адекватные участники форума, так сказать, "ведутся" на такие темы и пытаются помогать ТС (даже диаграммы рисовать не лень ). Просто тут всего 2 варианта: Автор темы тролль и просто решил постебатьсяАвтор не тролль, у него реально есть такая задача, но ему лень напрячься, подумать и расписать условие нормально.Лично моё мнение, что и в 1-ом и во 2-ом случаях ни в коем разе нельзя помогать автору темы. Да, ладно Вам, des333, ядро этого раздела форума сложилось уже давным давно, за все интересное мы уже по 10 раз перетерли, а что то такое новенькое не так часто всплывает. Новички да вот такие залетные студенты на ни все держится, а то мы тут совсем заскучаем. Я лично с удовольствием читаю студента, хоть на секундочку, но поднимет настроение Кстати, он не плохо может сам с собой дискутировать, надо ему посоветовать блог вести, то же бы почитывал
  14. Студент, трудно, конечно, проникнуться вашими выкладкам... Попробуйте зайти с другого боку в своих рассуждениях. У вас на входе поток данных, каждые 6.4нс вы принимаете 8 байт данных по 10G. Вы говорите, что блок обработчик данных имеет пропускную способность 10Мбит/c. Посмотрите на зависимость данных в вашем алгоритме, можно ли обработку разложить на N стадий последовательно идущих друг за другом. Если это так, то можно сделать pipeline который будет работать на частоте потока данных 156Мгц. Преимущество pipeline в том, что на каждом такте потребляется одна порция данных и воспроизводиться одна порция данных. Работа идет на максимальной пропускной способности сети. В таком случае, не надо ни чего параллелить, один инстанс ядра. Да, конечно, для pipeliene нужно будет правильно формировать сигналы управления.
  15. Цитата(Студент заборстроительного @ Dec 24 2017, 16:58) А Вы знаете? Я даже не обиделся. На дураков же не обижаются Не имел намерения Вас обижать