npu3pak13

Подскажите как в ModelSim 10.5 задать единичное воздействие ( импульс сброса)

Нет, там всё заработало, на имя не ругается, ошибка оказалась -вместо ; поставил : слишком мелкий шрифт и не сразу заметил. Просто для первичного ознакомления пользуюсь http://we.easyelectronics.ru/plis/modelsim...ego-nachat.html а когда стал работать с ModelSim SE-64 10.5 то столкнулся с тем что не совпадают менюшки и тулбоксы, никак не мог начать создание тестбенча. Что-то нашёл методом тыка, но не до конца. А по поводу встроенной справки - у меня раб.место без доступа к инету, соответственно ограниченно работает, HTML-справка работает, но там не всё просто. В этом ActiveHDL более прозрачен в управлении.

А нет какого-нибудь руководства по ModelSim?

Так у меня 10.1. а не подскажите, где можно апдейты качнуть, если знаете?

Какой пакет есть, с таким и работаем. Мне кажется я что-то с иерархией не так делаю.

Цитата(Flip-fl0p @ May 14 2018, 15:32) Включите поддержку VHDL2008 или сформируйте это выражение в отдельном сигнале. И сигнал уже назначайте порту. UPD И попробуйте убрать имена DFF4 и поставьте другие. Например имя DFF в Quartus запрещено, т.к это название примитива регистра. Может братья индусы что-то накосячили в коде, и из-за того, что применяется часть зарезервированного имени ничего не работает. Понимаю, что это мало вероятно, ну а вдруг ? Включил поддержку, откомпилилась без ошибок, поменял имена .. и так же не заработала((

Цитата(Flip-fl0p @ May 14 2018, 15:07) А Вы попробуйте мои файлы просимулировать. Принципиальное отличие это то, что у меня другие имена, и они не являются расширенными. А вдруг поможет ? Первая скомпилилась и отработала как надо Во второй выдала ошибку # Error: COMP96_0115: REG30.vhd : (31, 20): Actual is not a globally static expression. на строчку D => D or iq(3),

Цитата(KalashKS @ May 14 2018, 14:18) Тогда у меня больше нет вариантов. Хотя, покажите еще окно Stimulators для ваших портов.

Цитата(KalashKS @ May 14 2018, 13:53) Логи компиляции и запуска моделирования смотрели? Ошибок нет Есть вот такая запись: Warning: DAGGEN_0523: The source is compiled without the -dbg switch. Line breakpoints and assertion debug will not be available.

Цитата(KalashKS @ May 14 2018, 11:16) Было. На первой странице в последнем посте. Теоретически, может быть всякое. Только при чем здусь квартус, если вы в альдеке моделируете? И что значит "задавал"? Если что я моделировал в Active-HDL 10.3. При формировании воркспейса можно выбрать симуляцию под конкретное семейство микросхем. там можно выбрать и моделирование под конкретную версию ПО Создал новый проект с настройками по умолчанию для версии 10.1.3088 - то же самое (( может вложение как-то не так делаю?

Цитата(KalashKS @ May 11 2018, 17:32) Это несколько сбивает с толку. У вас вашего DFF4 в иерархии нет вообще, как будто его нет в коде. Даже если он не подцепился, в иерархии должен присутствовать модуль U1 хотя бы в сером цвете. Изучите лог компиляции и моделирования на предмет варнингов. А так, как есть, получается, что DFF4 отсутствует, а QT0...QT1 драйвятся дефолтными нулями из объявления и никогда не меняются. То, что раньше при моделировании у вас были иксы, говорит о том, что вы что-то сломали. У меня х не было, было неопределённые значения. А может повлиять версия симуляции, я задавал как квартус 9.1??

Цитата(KalashKS @ May 11 2018, 16:52) В Альдеке можно выводить не только сигналы верхнего уровня, но и любого уровня иерархии. Обычно иерархическое дерево после запуска моделирования находится слева от временной диаграммы на месте списка файлов. В вашем случае интересно, что происходит внутри модуля U1. Ткните в него и вытащите все внутренние сигналы. ???

Цитата(KalashKS @ May 11 2018, 16:28) Вытащите эти сигналы и порты на временную диаграмму. Там видно будет. Код пока можно считать нормальным. В смысле? всё что можно - выводится

Цитата(KalashKS @ May 11 2018, 15:25) У меня ваш код промоделировался так, как должен. Посмотрите внутрь блока DFF4. Может у вас по какой-то причине сигналы в него не заходят. Хорошо, а я не вижу где в этом десятке строк кода теряется сигнал. Кодlibrary IEEE; use IEEE.STD_LOGIC_1164.all; entity DFF4 is      port(          D0,D1,D2,D3 : in STD_LOGIC;          CLK : in STD_LOGIC;          RS0,RS1,RS2,RS3 : in STD_LOGIC;          Q0,Q1,Q2,Q3 : out STD_LOGIC := '0'            ); end DFF4; architecture RTL of DFF4 is begin      process( CLK,RS0,RS1,RS2,RS3 )    begin                      if ( RS0='1') then    Q0 <= '0';      elsif ( rising_edge (CLK)) then Q0 <= D0;      end if;               if ( RS1='1') then    Q1 <= '0';      elsif ( rising_edge (CLK)) then Q1 <= D1;      end if;                 if ( RS2='1') then    Q2 <= '0';      elsif ( rising_edge (CLK)) then Q2 <= D2;      end if;               if ( RS3='1') then    Q3 <= '0';      elsif ( rising_edge (CLK) ) then Q3 <= D3;      end if;         end process;     end architecture;

Переписал проект Кодlibrary IEEE; use IEEE.STD_LOGIC_1164.all; entity REG30 is      port(          CLKR : in STD_LOGIC;          RS0 : in STD_LOGIC;          RST : in STD_LOGIC;          Q : out STD_LOGIC_VECTOR(0 to 3) := (others => '0')          ); end REG30; architecture RTL of REG30 is component DFF4   port (        CLK : in STD_LOGIC;        D0,D1,D2,D3 : in STD_LOGIC;        RS0,RS1,RS2,RS3 : in STD_LOGIC;        Q0,Q1,Q2,Q3 : out STD_LOGIC        ); end component; signal D0 : STD_LOGIC; signal QT0,QT1,QT2,QT3 : STD_LOGIC := '0'; begin U1 : DFF4   port map(        CLK => CLKR,        D0 => D0,        D1 => QT0,        D2 => QT1,        D3 => QT2,        Q0 => QT0,        Q1 => QT1,        Q2 => QT2,        Q3 => QT3,        RS0 => RS0,        RS1 => RS0,        RS2 => RS0,        RS3 => RS0   );     Q(3) <= QT3;     Q(2) <= QT2;     Q(1) <= QT1;     Q(0) <= QT0;     D0 <= RST or QT3; end architecture; Тестбенч генерил методами синтезатора, не знаю как текст такой ввести, вот результат - тот же самый, тригеры не переключаются. На совпадение имён не обращайте внимания, заметил, поправил, ничего не изменилось