Переписал проект Кодlibrary IEEE; use IEEE.STD_LOGIC_1164.all; entity REG30 is port( CLKR : in STD_LOGIC; RS0 : in STD_LOGIC; RST : in STD_LOGIC; Q : out STD_LOGIC_VECTOR(0 to 3) := (others => '0') ); end REG30; architecture RTL of REG30 is component DFF4 port ( CLK : in STD_LOGIC; D0,D1,D2,D3 : in STD_LOGIC; RS0,RS1,RS2,RS3 : in STD_LOGIC; Q0,Q1,Q2,Q3 : out STD_LOGIC ); end component; signal D0 : STD_LOGIC; signal QT0,QT1,QT2,QT3 : STD_LOGIC := '0'; begin U1 : DFF4 port map( CLK => CLKR, D0 => D0, D1 => QT0, D2 => QT1, D3 => QT2, Q0 => QT0, Q1 => QT1, Q2 => QT2, Q3 => QT3, RS0 => RS0, RS1 => RS0, RS2 => RS0, RS3 => RS0 ); Q(3) <= QT3; Q(2) <= QT2; Q(1) <= QT1; Q(0) <= QT0; D0 <= RST or QT3; end architecture; Тестбенч генерил методами синтезатора, не знаю как текст такой ввести, вот результат - тот же самый, тригеры не переключаются. На совпадение имён не обращайте внимания, заметил, поправил, ничего не изменилось
