Jump to content
    

igor5312

Участник
  • Posts

    26
  • Joined

  • Last visited

Reputation

0 Обычный

About igor5312

  • Rank
    Участник
    Участник

Recent Profile Visitors

741 profile views
  1. Всем привет. В плате перестали создаваться xnet. У платы есть версии в гите. В старых версиях можно создать Xnet. Сделать регенерацию в db doctor. А с определённой версии платы регенерация сносит все xnet в плате и заново их не создать. Делаю по видео из YouTube или через банальное назначение модели резистору в sigrity mode. А в свойствах цепи и в CM xnet не появляются. Что может сломаться в brd файле такого? Версия 17.2 hf70.
  2. Кому что проще. Вы можете ответить на мой вопрос?
  3. А можно ли за финансовую поддержку сайта получить доступ в свои?
  4. Lib-Cell-View

    Разобрался вроде. Надо не просто копировать папку, а еще и прописывать ее в cds.lib
  5. Lib-Cell-View

    К сожалению забить не получится :) Заказчик работает в HDL. Подключить в свою библиотеку и в вашу путем копирования получилось. Но. Папка cell с резисторами Yageo из одного из постов выше корректно подключилась, а вот мои папки cell из проекта схемы (которые приехали с проектом в папке archive_libs) подключились но содержимого нет. В part developer все разделы packages, symbols и так далее пустые.
  6. Lib-Cell-View

    Спасибо за ответ. Правильно я понимаю что под выражением "поместить в нее структуру" имеется ввиду скопировать папки в директорию, где создана среда - она же файл cpm?
  7. Lib-Cell-View

    Добрый день. Подскажите а чем можно открыть структуру папок подобную присланной вами? Чтобы увидеть символы, посадочные места и таблицы и редактировать их. PCB librarian открывает только файл библиотеки *.cpm Заранее спасибо.
  8. Ваше предложение еще актуально? Писал вам в почту, но нет ответа.
  9. Размеры платы, количество слоев можете конкретизировать? По вашей ссылке ничего не открывается к сожалению.
  10. Спасибо за ответ. С шелком смысл понятен. Отдельно компоненты, отдельно плата. Хотя зачем было разделять, если все равно все элементы должны быть выведены в герберы для производства. А вот что делать с Paste и Mask. Подробнее: при создании компонента, в свойствах padstack можно определить эти слои (mask и paste). Но если они должны иметь сложную форму, то приходится делать shape и вот тогда они попадают в другой слой (простите класс :). И сидишь ты потом, включил маску в package geometry, смотришь на этот компонент и думаешь, а не забыли ли создать маску или она в другом классе здесь... Ну я еще понимаю, если на самой плате есть вырезы в маске не относящиеся к компонентам, тогда им в отдельный класс. Но в компоненте то, зачем было делать разные классы? Не понимаю я разрабочтков Allegro... Правильно тут кто-то высказался: создали продукт теоретики, вот вам все-все-все возможности и варианты. А вот нужно ли это все и сразу, эх... :(( Сорри за оффтоп.
  11. Господа спецы по Alegro вопрос к вам. В чем тайный смысл наличия несколькоих слоев Mask, Paste и Silk для Top и Bottom соответственно?
  12. Вообщем впечатления следующие: Года 2 назад и качество и сроки по производству соответствовали заявленым. Теперь же хваленные 7 дней превращаются в обычные 2-3 недели, из-за того что только оценка у них занимает до 3 дней и это при простом повторе, плюс счет приходится ждать 2 дня. А платы стабильно приходят с браком. Либо bga pad не открыты от маски, либо via под bga наоборот открыты, либо на bga pad нет иммерисонного золота. А тут одна партия пришла вообще с другим покрытием (серебро вместо золота). Соответственно переделка занимает еще две недели с учетом работы "мифического" отдела качества в Питере. По факту получилось, что при заказе в двух местах, там где был срок 2 недели платы пришли быстрее чем от PCBprof. Цитаты с сайта: "все печатные платы проходят 100% оптический контроль" не проходят они ничего! "в случае задержки на 2 рабочих дня мы компенсируем Вам 10% стоимости Вашего заказа в случае задержки еще на 2 рабочих дня мы компенсируем Вам 100% стоимости Вашего заказа, то есть Вы получаете печатные платы бесплатно!" тоже миф!
  13. Самое интересное в этой микросхеме не 24 бита, а то что в EVAL KIT за 4000рублей включена плата ADZS-537 EZlite которая отдельно стоит 15000 :))))) Analog'у привет! :))) Америкосы, блин :)
  14. Добрый день. Как у вас обстоят дела с AD7760? Мы тут тоже прикупили и микросхем, и eval kit. Но вот встал вопрос по ПЛИС установленной на плате. Удалось ли вам на нее получить оригинальную прошивку у analog'а?? заранее спасибо
  15. Доброго времени суток. Есть задача реализовать систему с использованием BF538F (с набортным flash). Познаний о самом процессоре мало, опыта работы с ним ноль. Сейчас проектирую схему и плату. Основное требование к системе - обновление программы без использования VisualDSP и прочее. uСlinux не будет использоваться. Почитав форум сложилось следующее представление о системе: 1. Проц будет с помощью своего BootROM грузить по SPI некий код-загрузчик. Насколько я понимаю на данном этапе код будет грузиться в Instruction SRAM. Длина этого загрузчика не должна превышать 64Kbyte. SPI память будет зашиваться до установки на плату, и защищена апаратно от записи. 2. После окончания загрузки управление передается на начало L1 Instruction SRAM. 3. Код-загрузчик должен будет слушать, например, UART ожидая новую прошивку. 3.1. Не получив ее он должен будет загрузить код программы из внутренней flash в SDRAM и передать туда управление. 3.2. Получая прошивку он должен будет ее сначала сохранять в SDRAM, после окончания приема и проверки CRC (например) должен перекинуть прошивку во внутреннюю flash. Затем повторить пункт 3.1. (загрузка из flash в SDRAM и передача туда управления). Такая идеология может быть реализована? Основные вопрос на данный момент: 1. можно ли передавать управление, так чтобы программа выполнялась из разных областей (L1 и SDRAM) 2. Нет ли ограничений на запись во flash, из которой потом будет осуществляться загрузка кода. 3. Как поступить, если мой код-загрузчик размещенный в SPI будет больше 64KByte? Заранее спасибо.
×
×
  • Create New...