oratie

Есть такая контора www.alt-s.ru, они синопсисом торгуют. Вдобавок, обещают помощь по изготовлению на TSMC, Tower, AMIS. Попробуйте свяжитесь с ними.

CREATE_PORT это в LVS deck файле. Вы откройте его, там может быть используется специальный layer для маркировки портов. А у Вас его нет на верхнем уровне.

Port Net in Schematic Equates to Non-port Net in Layout Question: What does the following warning mean? WARNING: Port net "abc123" in schematic equates to non-port net "abc123" in layout. Answer: This messages lets you know that a net has been matched between schematic and layout. In the schematic, however, it is a port net, while in the layout it is a dangling net. There are two common causes for this: 1.) Unconnected Net When a net is dangling, for instance maybe a QN pin of a flip-flop, Hercules does not extract it as a layout port while it is listed as a port in schematic. This is because Hercules netlists nets as ports when there is hierarchical interaction. 2.) Top-level Port Nets At the top level there is not another hierarchical level. Therefore, none of the top-level nets become ports by upward hierarchical interaction. To specify certain top-level nets as top-level ports, you can use the CREATE_PORTS command along with marker text to designate the ports. Without CREATE_PORTS, layout does not have top-level ports. Different design methodologies treat the severity of this message differently. You can suppress this message (message_suppress), upgrade it to ERROR (message_error), or leave it as default status WARN (warning). This message is CMP-40 and can be found in the Hercules LVS User Guide.

Мое мнение: все грамотно по "аглицки" написано. Я много читал таких "канцелярских" выражений во всяких официальных бумагах.

The porosity of a cell is the cell area available for over-the-cell routing divided by the cell area and multiplied by 100. Thus, porosity is the percentage of cell area that is available for over-the-cell routing. The porosity of a design is the same ratio for all cells in the design and its subdesigns. Когда Вы ставите min_porosity, компилятор пытается оптимизировать схему, чтобы average porosity не нарушал этот констрэйн. Про max_porosity я не нашел ничего в solvnet, наверное это от старых версий осталось :)

Обычно для выбора P/N ratio в стандартных ячейках используют несколько критериев. Минимальная задержка цепочки (K=~2), равенство rise и fall задержек (K=~3-4), порог срабатывания = 1/2VDD (K=~3; также дает минимальный размер транзистора), минимальная мощность (K=~2). Конечно это все сильно зависит от технологии.

http://www.ru.channel-e.de/ http://multicore.ru/ http://www.module.ru/

Может один из этих? http://www.soccentral.com/ http://www.us.design-reuse.com/ Или это был рунетовский сайт?

Setup time – The time interval that data should not be changed before the active clock edge arrives. Hold time – The time interval that data should not be changed after the active clock edge arrives. Clock to Q propagation time – Delay from CLK to Q assuming that data arrival time satisfies setup time requirement and hold time requirement. Recovery time – The minimal allowable time interval the asynchronous control signal going inactive before the clock edge that strobes the data in Removal time – The minimal allowable time interval the asynchronous control signal going inactive after the clock edge that strobes the data in.

Советую обратить внимание на "IEEE standard for VITAL Application-Specific Integrated Circuit(ASIC) modeling specification", с которым можно ознакомиться здесь http://ieeexplore.ieee.org/iel5/7574/20649/00954750.pdf Это как раз для описания временных характеристик.

Кстати, этот MTB (master tool box) кочует от одной компании к другой на протяжении мнргих лет. Если я не ошибаюсь, первым его стала продавать GenRad (HILO simulator - если кто помнит) в конце 80-х.

Вот вспомнился такой стандарт "VSI Alliance Hard IP Tagging Standard" http://www.vsia.org/QIPDownload/ Он говорит, как нужно маркировать ваши элементы в GDS.

Здравствуйте, нашел интересный форум http://www.chiptalk.org/modules/newbb/index.php This is a community site to exchange ideas, discuss problems, and post tutorials about IC design and EDA design tools.

В некоторых 0.18 IO библиотеках есть 'over-voltage input tolerance'. Для 3.3V билиотеки это обычно 5V. Что-нибудь в библиотечном даташите про это говориться?

В IO библиотеке может/должен быть так называемый аналоговый пад. В большинстве случаев это просто провод не подключенный к ESD защите (да и никуда не подключенный). Просто провод. Поищите в даташите.

А вот есть такой бесплатный тул GSpice: Gspice is a generalized spice preprocessor and post processor. It works in conjunction with commercially available simulators which produce either Hspice (post) or Eldo compatiable waveform data files. Gspice has been optimized for the characterization of library cells for Synopsys' Design Compiler. _http://www.veripool.com/gspice.html_ Сам не пробовал. Может пригодится?

Раньше, у Avant/Synopsys был такой тул Star-MTB, который запускал формировал входные воздействия для Spice, запускал его и генерил .lib файл. Сейчас его в списке продуктов нет. Был он сильно глючным. А вообще, номер один в автоматической характеризации библиотечных элементов это SiliconSmart CellRater от Magma (http://www.magma-da.com/c/@XvzQ89_J7IhH6/Pages/SiliconSmartCR.html). Раньше это принадлежало компании Silicon Metrics.