Jump to content

    

oratie

Свой
  • Content Count

    122
  • Joined

  • Last visited

Community Reputation

0 Обычный

About oratie

  • Rank
    Частый гость

Контакты

  • Сайт
    http://
  • ICQ
    0

Информация

  • Город
    Москва
  1. Это, да, напрямую лучше не инстанциировать, но нам же нужно pipelined mult, а не простой. Так, что придется как-то это специфицировать.
  2. У Синопсиса есть pipelined DesignWare blocks (попробовать их использовать в RTL): The DesignWare library supports many pipelined arithmetic components. Most of the DesignWare pipelined components have the optimize_registers command in the synthesis model. During synthesis, it enables DC-Ultra's retiming feature to find the optimal register location. The following list of DesignWare components uses the DC-Ultra's retiming feature. DesignWare Building Blocks DW_div_pipe Stallable Pipelined Divider DW02_mult_2_stage Two-Stage Pipelined Multiplier DW02_mult_3_stage Three-Stage Pipelined Multiplier DW02_mult_4_stage Four-Stage Pipelined Multiplier DW02_mult_5_stage Five-Stage Pipelined Multiplier DW02_mult_6_stage Six-Stage Pipelined Multiplier DW_prod_sum_pipe Stallable Pipelined Generalized Sum of Products DW_sqrt_pipe Stallable Pipelined Square Root Либо, в RTL вставлять перед выходными (например) портами дополнительную стадию, и надеяться, что optimize_registers справится с таймингом.
  3. http://www.deepchip.com/items/dac17-04.html Genus RTL synthesis gaining traction vs. DC is #4 of Best of 2017 Сам не сравнивал.
  4. Изначально вопрос не был ограничен отечественными фабриками. Но если интересно про наши фабрики - 90нм Микрон. Кто-нибудь сделал тэйпаут на 65нм на Микроне?
  5. Спасибо за цифры. А почему сравнивали SS с SSG? Ведь в HPM тоже есть SSG.
  6. Спасибо за результаты. У этих std cell библиотек разная топология? Или только разные .db? Как я понимаю, TT corner у них совпадает (я сравнивал spice модели), а вот SS и FF в HPC придвинуты ближе к TT. Если оценивать частоту по worst corner, то она в HPC должна быть выше. Да и холдов надо будет меньше чинить, из-за меньшего разброса в worst/best углах - меньше delay ячеек вставлять (опять же это даст выигрыш по мощности).
  7. Конечно спрашивал. Но ответы аналогичны презентациям. Они пишут, что SC либа получилась компактнее. Если DRM тот же, то за счет чего выигрыш? Только из-за более быстрых спайс моделей? Если не секрет, сколько выигрыш у вас по таймингу, если сравнивать с HPM?
  8. Здравствуйте, А кто-нибудь перешел (собирается перейти) на TSMC28HPC/HPC+ с какого-нибудь другого TSMC28 процесса? Есть ли выгода в этом? Официальные слайды я читал, интересует ваше мнение. И не совсем понятно, за счет чего получается выигрыш по площади, если design rules такие же.
  9. Analog IC Design

    А можно резюме на oratie2014 СОБАКА yandex ТОЧКА ru
  10. Попробуйте после compile_ultra (насколько я знаю, этот нижеприведенный кривой метод работал на версии 2011; а в 2012 уже появилась полноценная поддержка -spg и в DC и в ICC - я пользуюсь spg без проблем): set_icc_dp_options -icc_executable .../icc_2011.09-SP5/bin/icc_shell start_icc_dp -f icc_dp.tcl exit where the icc_dp.tcl file contains the following command: write_def -output test.def
  11. DC никак не ругался на "compile_ultra -spg" ?
  12. Не всё передается через spg: DC compile_ultra -spg write -format ddc -output aaa.ddc write_floorplan -all aaa.fp ICC import_designs aaa.ddc -format ddc -top aaa -cel aaa read_floorplan aaa.fp place_opt -spg А ещё есть команда restore_spg_placement - это чтобы в ICC до place_opt увидеть размещение, которое сделал DC.
  13. Проверьте, что список библиотек в link_library (*.db) и референсные либы (milkyway) совпадают. И что они те же самые, что были в DC. Цитата... Error: Can not create instance master 'oai22x1' in FRAM view. (MWDC-001) ... How do I resolve this error? Answer: This error indicates that a problem occurred while linking your design, and it points to a mismatch between the values of the link_library and reference_library variables. If you have previously successfully run the Milkyway design and are now facing this error for the first time, your existing Milkyway design library does not match your current link_library or reference_library settings, which means that you can delete the existing Milkyway design and recreate it with your new variables. If you do not think that anything changed between your two runs, check for the following: If you used a backslash (\) to create your ref_library and link_library variable values on multiple lines, make sure that there is a space before backslash (\). set REF_LIBRARIES [ list $lib_path/stdcell \ Make sure you are using the concat Tcl command to combine multiple lists, instead of the list command. set REF_LIBRARIES [ concat $REF_LIBRARIES $lib_path/other ] Make sure that you are using the following sequence of commands: create_mw_lib ... design set_mw_lib_reference design -mw_reference_library $REF_LIBRARIES instead of the following Physical Compiler sequence of commands: set mw_design_library design set mw_reference_library $REF_LIBRARIES create_mw_lib ... design
  14. Насколько мне известно, FRAM похож на LEF. И ничего, кроме геометрии и типа портов (вход, выход, power или signal ...) там нет, так же, как и в LEF. Только не путайте LEF и DEF. LEF это для описания библиотчных ячеек. А если вам надо передать размещение этих ячеек(или сетку питания, или размещение падов ...) из Encounter в ICC, то нужно использовать def. В DCT для этого есть команда extract_physical_constraints, вы можете открыть layout window в GUI DCT и посмотреть, всё ли передалось через DEF.