-
Постов
148 -
Зарегистрирован
-
Посещение
Весь контент aat_81
-
Так это opencores.org только в другой обертке
-
В общем проблема была банальной. Контакты М1 и М0 были подключены к земле и питанию через 10 кОм резисторы, после избавления от этих резисторов проблема исчезла.
-
Проблема точно не с JTAG, т.к. загрузить FPGA могу. Мало того, флешка тоже записывается нормально(проверял считывая прошивку обратно на компьютер). Получается проблема только в загрузке плиски от флешки. Думаю вечером разберусь и отпишусь в чем дело было.
-
Понимаю, что прошло много времени, но попытаюсь - удалось ли решить данную проблему? Если да то каким способом? Сам столкнулся с подобным поведением и чужой опыт был бы кстати :)
-
Конечно можно, конечно не через любую ножку, но JTAG использовать не обязательно. Где почитать зависит от того какую плиску использовать планируете.
-
библиотеки VHDL
aat_81 ответил vladeg тема в Языки проектирования на ПЛИС (FPGA)
На самом деле не вижу ничего плохого в использовании библиотек STD_LOGIC_UNSIGNED или STD_LOGIC_SIGNED главное понимать для чего. Просто копирование библиотеки может привести к труднообнаружимой ошибке, но как Вы совершенно верно заметили в 90% случаев это работает. Можно, но потом заниматься конвертированием не хочется -
библиотеки VHDL
aat_81 ответил vladeg тема в Языки проектирования на ПЛИС (FPGA)
Это будет работать и без этой библиотеки, только выражение будет выглядеть не так красиво. Нужно будет явным образом типы приводить. -
Рекомендую посмотреть этот документ. В нем есть подробное описание как работает OSERDESE2 с временными диаграммами.
-
Правильно разложить вот так: o_lval <= s_x_serdes_data(18); o_fval <= s_x_serdes_data(19); o_dval <= s_x_serdes_data(20); o_spare <= s_x_serdes_data(27); o_porta <= s_x_serdes_data(22) & s_x_serdes_data(21) & s_x_serdes_data(5 downto 0); o_portb <= s_x_serdes_data(24) & s_x_serdes_data(23) & s_x_serdes_data(11 downto 6); o_portc <= s_x_serdes_data(26) & s_x_serdes_data(25) & s_x_serdes_data(17 downto 12); Ну а клок понятное дело clk1x. Это для фреймграббера. В обратную сторону аналогично но клок уже будет clk7x
-
библиотеки alitum
aat_81 ответил mysol тема в Библиотеки компонентов
Наверное самая известная http://ts-dep-dem.web.cern.ch/ts-dep-dem/services/library/. -
Можно воспользоваться вот этим http://opencores.org/project,video_stream_scaler
-
А что есть X? Если сигнал Х четырехбитный все вроде как логично
-
Собственно все что идёт с китом есть на сайте производителя и Вы можете скачать и посмотреть все не покупая кита.
-
plugin к JTAG для Xilinx
aat_81 ответил dsmv тема в Среды разработки - обсуждаем САПРы
Программатор это как пример, конечно делать программатор ни к чему. Я имел ввиду именно то как реализовано у Вас чип на плате и через него программируется. Правильно я понимаю тчо все это реализуется без заморочек? Т.е. прошивка ПЗУ есть в свободном доступе?Драйвера тоже все имеются? -
plugin к JTAG для Xilinx
aat_81 ответил dsmv тема в Среды разработки - обсуждаем САПРы
У FTDI есть библиотеки для программирования FPGA? Как бы на китах стоят FTDI чипы и через них спокойно можно конфигурить используя софт предоставляемый производителем (я имею ввиду Xilinx). Но мне казалось, что это не тривиальная задача - изготовить кабель, тем более со своим загрузчиком. Кто нибудь пробовал изготовить кабель для программирования FPGA Xilinx на FTDI? -
прибор реагирующий на мысли
aat_81 ответил faar тема в В помощь начинающему
Представляю что будет если вы посмотрите труды британских ученых.... -
У меня тоже не получилось найти готовое решение, поэтому пришлось делать самому. Если по прежнему актуально, то держите: Integrated_Library.zip
-
Держи. Расскажешь о результатах, получилось ли оживить кабель.123.xml
-
Масштабирование пиксельного изображения
aat_81 ответил toretto тема в Алгоритмы ЦОС (DSP)
может быть это вам поможет scaler -
-
Описание DE3
aat_81 ответил Ratwer тема в Работаем с ПЛИС, области применения, выбор
Мне кажется Вы несколько заблуждаетесь и эта ссылка DE3 развеет Ваши заблуждения. Так же со 100% уверенностью могу сказать что для DE4 они так же прилагают схематик на диске. Относительно других плат не знаю. -
Не совсем так, да действительно информацию предоставляют только покупателям, но схематик на диске присутствует.
-
Если Вам требуется одновременное моделирование блоков написанных на разных(VHDL, Verilog) языках, то у Вас должна быть соответствующая лицензия к ModelSim.
-
На VHDL например так можно: process(CLK) begin if rising_edge(CLK) then if (RST = '1') then cnt <= "10"; elsif cnt /= "00" then cnt <= cnt - '1'; end if; end if; end process; pulse <= '1' when cnt = "00" else '0'; На верилоге переписать такую конструкцию думаю не составит труда.
-