Jump to content

    

Volkov

Свой
  • Content Count

    325
  • Joined

  • Last visited

Community Reputation

0 Обычный

About Volkov

  • Rank
    Местный
  • Birthday 02/20/1977

Контакты

  • Сайт
    http://
  • ICQ
    0

Recent Profile Visitors

3127 profile views
  1. Может и так. Исправил, установив все семейство седьмой серии. Похоже, коркам Арктикса не хватало.
  2. [IP_Flow 19-2373] Cannot identify default part. [IP_Flow 19-167] Failed to deliver one or more file(s). В общем, проекты не импортируются, зря только время потратил. На форуме спецы ксалинкса молчат, как рыбы об лед.
  3. До поры до времени. Как то меня попросили посмотреть трассировку... и такие же были аргументы - да оно все равно будет работать. Хоть проводами спаяй. И оно не заработало, в итоге.
  4. Так делают для того, что бы избежать подключение пинов напрямую к полигону, импеданс которого, имеет резонансные частоты. Кусок трассы служит фильтром. В вашем же случае, разрывы земли под проводниками - большее зло. Эти разрывы можно связать, соединив конденсаторами. И то что импеданс выходов микроконтроллера не согласован с импедансом трассы последовательными резисторами - все только усугубляет. оно конечно работать будет - но вы же хотите сделать правильно.
  5. Вот разница в длине TL9 - TL10. Зеленый - 0.400 in. Красный - 0.200 in. Дельта по времени - 10 пс. А казалось бы - не должна влиять длина сегмента до терминатора. А она влияет - валит фронт сигнала у кристалла последней ДРАМ. Вот сигнал на предпоследней ДРАМ. Синий - 0.400 in. Красный - 0.200 in. Дельта по напряжению - 25 мВ.
  6. Есть еще отдельный документ для memory down с ECC. И в нем те же картинки, и те же рекомендации. Так что я не думаю что они ошиблись, и теперь плодят ошибку в разных документах. TL4 (Stub Route Segment to DRAM) TL5, TL6, TL7 (Via-to-Via Route Segment between DRAM Devices) Total Length to Last DRAM Device: PKG + TL0 + TL1 + TL2 + TL3 + TL5 + TL6 + TL7 + TL4
  7. Если у вас память двух-портовая, опишите память отдельными процессами чтения и записи. UG901. Chapter 4: HDL Coding Techniques process(clk) begin if clk'event and clk = '1' then if ena = '1' then if wea = '1' then RAM(conv_integer(addra)) := dia; end if; end if; end if; end process; process(clk) begin if clk'event and clk = '1' then if enb = '1' then dob <= RAM(conv_integer(addrb)); end if; end if; end process; Если одно-портовая, то одним отдельным процессом. process(clk) begin if clk'event and clk = '1' then if en = '1' then if we = '1' then RAM(conv_integer(addr)) <= di; end if; do <= RAM(conv_integer(addr)); end if; end if; end process; И не нужно будет гадать - почему синтезатор не синтезирует.
  8. Ну да - это memory down под DDR3L. Топологии под нее нет. TL4 - это стаб. к чипу памяти, +/-5 мил разброс. TL5 - TL7 - виа ту виа сегмнет между чипами памяти, минимум 450 мил макс. 750 мил. TL9 - макс 500 мил TL10 - макс 100 мил. Это одноранковая топология. Нейминги сигналов - A,BA,RAS,CAS,WE,CS,ODT,WE.
  9. TL3 - это neck-down. Документ под НДА, да и там особо нет ничего такого интересного.
  10. Точки - это переходные отверстия. Топология относится к контрол, и команд группам, 64 бит DDR3L (8 бит чип). Если просимулировать это дело в нуперлинксе, то уровень ringback - минимальный при длине L9+L10, равной длине сегментов TL3-TL7.
  11. Для Кинтексов был вполне себе нормальный IP. А тут, мало того что сам визард глючный, я не могу его в квесте засимулировать. Как я не пытался запустить их do скрипт, никак не выходит. vlib questa_lib/work vlib questa_lib/msim vlib questa_lib/msim/high_speed_selectio_wiz_v3_5_0 vlib questa_lib/msim/xil_defaultlib vmap high_speed_selectio_wiz_v3_5_0 questa_lib/msim/high_speed_selectio_wiz_v3_5_0 vmap xil_defaultlib questa_lib/msim/xil_defaultlib vlog -work high_speed_selectio_wiz_v3_5_0 -64 \ "../../../..//ipstatic/hdl/high_speed_selectio_wiz_v3_5_rfs.v" vlog -work xil_defaultlib -64 \ "../../../..//sources_1/ip/high_speed_selectio_wiz_0/high_speed_selectio_wiz_0_hssio_wiz_top.v" \ "../../../..//sources_1/ip/high_speed_selectio_wiz_0/high_speed_selectio_wiz_0_high_speed_selectio_wiz_v3_5_0.v" \ "../../../..//sources_1/ip/high_speed_selectio_wiz_0/sim/high_speed_selectio_wiz_0.v" \ vlog -work xil_defaultlib \ "glbl.v" vopt -64 +acc -l elaborate.log -L high_speed_selectio_wiz_v3_5_0 -L xil_defaultlib -L unisims_ver -L unimacro_ver -L secureip -work xil_defaultlib xil_defaultlib.high_speed_selectio_wiz_0 xil_defaultlib.glbl -o high_speed_selectio_wiz_0_opt onbreak {quit -f} onerror {quit -f} vsim -t 1ps -lib xil_defaultlib high_speed_selectio_wiz_0_opt Не нравятся мне эти скрипты. Мало что не запускается: ** Error: C:\Xilinx\Vivado\2017.2\data\verilog\src\unisims\RX_BITSLICE.v(428): Module 'SIP_RX_BITSLICE_D1' is not defined. так я не догоняю, как мне свой тестбенч сюда прикрутить. И вивадо у меня 2018.3, а в ошибке папка 2017.2, которой нет вовсе. Но кто его туда посылает...
  12. А они есть, заразы. Вот, нашел где я эти требования видел - Intel strongly recommends routing DRAM loaded sections — TL5, TL6, TL7, TL9 and TL10 — the same length between command signals and their corresponding clock signals. Все Loaded секции.У JEDEC есть только требования к минимальной длине TL9 , TL10.
  13. Видел такие требования, только не JEDEC И смысл в этом - обеспечить одинаковое время прохождения отраженного сигнала, и его уровень.