Перейти к содержанию

    

Volkov

Свой
  • Публикаций

    297
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о Volkov

  • Звание
    Местный
  • День рождения 20.02.1977

Контакты

  • Сайт
    http://
  • ICQ
    0

Посетители профиля

2 901 просмотр профиля
  1. А полигон питания ядра, случайно не под ними?
  2. 1100МГц - в интерливе, или вы оверклогингом занимаетесь? ADS54RF63 - она ведь на 550МГц вроде. Есть различия в топологии, для 8-10 бита?
  3. Смотрели под БГА? Плохо, что нет танталов, UG203 посмотрите. Попорбуйте впаять 100 мкФ. Питание от ДС-ДС напрямую идет?
  4. Потому что нет переходных процессов. У вас танталы стоят, ESR у них какой?
  5. Питание ядра осциллом смотрели? Кроме уймы кондеров, важна топология, и номиналы.
  6. Немного не понял вопрос. Пример был для АЦП ADS5409 900Ms, с минимальным окном 460 ps. Похоже это значение для 2ма тока драйвера, но TI рекомендовал считать его для 3.5ма. Вот, и это в притык для HR LVDS в Кинтексе. Поэтому я выравнивал все что мог.
  7. У Kintex IODelay в HR банке 52 ps.
  8. до гигабита в секунду - это не совсем то, важно ведь длительность окна, при котором данные валидные. И если окно, к примеру 550 ps, а окно приема 350ps, то у вас на все про все останется по паре tap - ов при динамической подстройке фазы. Вот вам и пример.
  9. А по подробнее о тяжеловатости Mentor не могли бы написать, раз уж это не вброс, и вам не хочется промахиваться. Так как, вероятнее всего, Cadence вам покажется не менее тяжеловатым.
  10. Настройка ограничений - неважно ручной будет трассировка, или не ручной. Вот когда вы их опишите, спланируете топологию трассировки цепей, шин, интерфейсов, тогда все равно - ручная или автоматическая, если все ограничения будут соблюдены, и (если в проекте высокоскоростные интерфейсы) моделирование pre and post routing SI, PI будет успешным.
  11. Ну зачем же так GUI Expedition копировать :). А видео - круть.
  12. MG Expedition ликбез ...

    Не удаляются виртуальные пины после того как я по удалял компоненты с платы. В документации описано, что добавить установить можно в режиме NetLine manipulation, но они не удаляются.
  13. В ксалинксе все проще - переделал do файл из example, и все типа симулируется. И не так громоздко как у Алеры vlib work #Map the required libraries here# vmap unisims_ver project_1.cache/compile_simlib/unisims_ver vmap unisim /project_1.cache/compile_simlib/unisim vmap secureip /project_1.cache/compile_simlib/secureip #Compile all modules# vcom /sources_1/ip/mig_DDR3_B32/mig_DDR3_B32/user_design/rtl/mig_DDR3_B32.vhd vcom /sources_1/ip/mig_DDR3_B32/mig_DDR3_B32/user_design/rtl/mig_DDR3_B32_mig.vhd vcom sources_1/ip/mig_DDR3_B32/mig_DDR3_B32/user_design/rtl/mig_DDR3_B32_mig_sim.vhd vlog /sources_1/ip/mig_DDR3_B32/mig_DDR3_B32/user_design/rtl/clocking/*.v vlog /sources_1/ip/mig_DDR3_B32/mig_DDR3_B32/user_design/rtl/controller/*.v vlog /sources_1/ip/mig_DDR3_B32/mig_DDR3_B32/user_design/rtl/ecc/*.v vlog /sources_1/ip/mig_DDR3_B32/mig_DDR3_B32/user_design/rtl/ip_top/*.v vlog /sources_1/ip/mig_DDR3_B32/mig_DDR3_B32/user_design/rtl/phy/*.v vlog /sources_1/ip/mig_DDR3_B32/mig_DDR3_B32/user_design/rtl/ui/*.v vcom /sources_1/ip/mig_DDR3_B32/mig_DDR3_B32/user_design/rtl/phy/*.vhd vlog C:/Xilinx/Vivado/2017.2/data/verilog/src/glbl.v vlog wiredly.v vlog -sv +define+x1Gb +define+sg15E +define+x16 ddr3_model.sv vsim -t ps -novopt +notimingchecks -L unisims_ver -L secureip work.mig_ddr3_module_tb glbl
  14. "просто заменить понятие "земля" на "аналоговый контур тока" или цифровой". Я бы еще добавил понятия - корпусная земля, экранирование и топология. Без них разделения, рассечения, мало чем помогут. Простой пример. Есть СВЧ блок, где динамика на уровне 60 дб. И проблема не в линейности отдельных компонентов, а в том, что с одних "коробочек", помеха пролазит в другие коробочки. И слушаешь - это проблемы "объемного эффекта", "много ГУНов, спуры" лезут. А ведь все разделено, порезано.