Jump to content

    

Volkov

Свой
  • Content Count

    317
  • Joined

  • Last visited

Community Reputation

0 Обычный

About Volkov

  • Rank
    Местный
  • Birthday 02/20/1977

Контакты

  • Сайт
    http://
  • ICQ
    0

Recent Profile Visitors

3093 profile views
  1. Ну да - это memory down под DDR3L. Топологии под нее нет. TL4 - это стаб. к чипу памяти, +/-5 мил разброс. TL5 - TL7 - виа ту виа сегмнет между чипами памяти, минимум 450 мил макс. 750 мил. TL9 - макс 500 мил TL10 - макс 100 мил. Это одноранковая топология. Нейминги сигналов - A,BA,RAS,CAS,WE,CS,ODT,WE.
  2. TL3 - это neck-down. Документ под НДА, да и там особо нет ничего такого интересного.
  3. Точки - это переходные отверстия. Топология относится к контрол, и команд группам, 64 бит DDR3L (8 бит чип). Если просимулировать это дело в нуперлинксе, то уровень ringback - минимальный при длине L9+L10, равной длине сегментов TL3-TL7.
  4. Для Кинтексов был вполне себе нормальный IP. А тут, мало того что сам визард глючный, я не могу его в квесте засимулировать. Как я не пытался запустить их do скрипт, никак не выходит. vlib questa_lib/work vlib questa_lib/msim vlib questa_lib/msim/high_speed_selectio_wiz_v3_5_0 vlib questa_lib/msim/xil_defaultlib vmap high_speed_selectio_wiz_v3_5_0 questa_lib/msim/high_speed_selectio_wiz_v3_5_0 vmap xil_defaultlib questa_lib/msim/xil_defaultlib vlog -work high_speed_selectio_wiz_v3_5_0 -64 \ "../../../..//ipstatic/hdl/high_speed_selectio_wiz_v3_5_rfs.v" vlog -work xil_defaultlib -64 \ "../../../..//sources_1/ip/high_speed_selectio_wiz_0/high_speed_selectio_wiz_0_hssio_wiz_top.v" \ "../../../..//sources_1/ip/high_speed_selectio_wiz_0/high_speed_selectio_wiz_0_high_speed_selectio_wiz_v3_5_0.v" \ "../../../..//sources_1/ip/high_speed_selectio_wiz_0/sim/high_speed_selectio_wiz_0.v" \ vlog -work xil_defaultlib \ "glbl.v" vopt -64 +acc -l elaborate.log -L high_speed_selectio_wiz_v3_5_0 -L xil_defaultlib -L unisims_ver -L unimacro_ver -L secureip -work xil_defaultlib xil_defaultlib.high_speed_selectio_wiz_0 xil_defaultlib.glbl -o high_speed_selectio_wiz_0_opt onbreak {quit -f} onerror {quit -f} vsim -t 1ps -lib xil_defaultlib high_speed_selectio_wiz_0_opt Не нравятся мне эти скрипты. Мало что не запускается: ** Error: C:\Xilinx\Vivado\2017.2\data\verilog\src\unisims\RX_BITSLICE.v(428): Module 'SIP_RX_BITSLICE_D1' is not defined. так я не догоняю, как мне свой тестбенч сюда прикрутить. И вивадо у меня 2018.3, а в ошибке папка 2017.2, которой нет вовсе. Но кто его туда посылает...
  5. А они есть, заразы. Вот, нашел где я эти требования видел - Intel strongly recommends routing DRAM loaded sections — TL5, TL6, TL7, TL9 and TL10 — the same length between command signals and their corresponding clock signals. Все Loaded секции.У JEDEC есть только требования к минимальной длине TL9 , TL10.
  6. Видел такие требования, только не JEDEC И смысл в этом - обеспечить одинаковое время прохождения отраженного сигнала, и его уровень.
  7. Неужели, десять лет, цена на платы так и держится - 100 долларов за слой. а где же прогресс и удешевлении процесса. Ведь все эти конторы с калькуляторами, где цена вдвое, втрое ниже, должны были сбить цену. Или эти калькуляторы часть маркетинга? Можно еще смириться, что 14 слойка стоит 1400$. Но 6 слоев - 600$, с переходными 0306.
  8. В общем, кто столкнется с данной бедой - без 3D моделирования stitching via не обойтись. Немного пошаманив, можно получить вот такой вот результат.
  9. C точками, запятыми, вроде все в порядке. Обнаружил еще одну ерунду - клиренс меду пленом и переходным отверстием, не тот что в проекте, если открывать в Hyperlynx VX2.5. А это другой импеданс, и соответственно не те задержки. В 9.4.2 зазоры правильные.
  10. Сожет кто то сталкивался с подобной ситуацией, что результаты моделирования возле пина, и возле кристалла не соответствую ожидниям. Как я помню, сигнал у кристалла, выглядит лучше, так как паразиты корпуса работают как фильтры НЧ. А у меня как бы наоборот все. Вот сигнал у кристалла А вот он у пина И не хочется мне верить что все так плохо в моей плате. потому что эти отражения не побеждаются.
  11. туда два XC7K410T втыкается, без проблем. И 4к$ экономится, и тепло лучше отводится от двух кристаллов.
  12. Та да, что то я не так читаю конкатанацию. Определите начальное cостояние регистра signal shift_reg : std_logic_vector(1 downto 0):=(others=>'0');