Jump to content

    

Kolia

Свой
  • Content Count

    187
  • Joined

  • Last visited

Community Reputation

0 Обычный

About Kolia

  • Rank
    Частый гость
  • Birthday 01/26/1983

Контакты

  • Сайт
    Array

Информация

  • Город
    Array
  1. Через UART можно залить программу, нужно скачать загрузчик с сайта и собрать простую схему с кварцем.
  2. На оф. сайте представлены все проекты https://beremiz.org/apps Можно скачать IDE для панели http://www.smarteh.si/data/web_support_files_file/smartehide 5.3.0.0 setup.exe и покопаться в исходниках. Ничего другого не находил.
  3. Возможно потому что адреса в HEX Файле начинаются с 0x10010000, а должны быть с 0x08008000 Попробуйте сделать из Hex бинарник и залить по адресу 0x08008000
  4. Там "хитрый" программатор. на сколько я помню, давно было... После нажатия кнопки залить программу, контроллер должен перейти в режим Boot по UART, с перезагрузкой. Далее зашивается программа стандартным программатором по UART с помощью утилиты. Затем переход в режим загрузки с флэш. Выбор режима загрузки вроде делает сам МК, в проекте есть специальная ножка для этого, вроде PLC_BOOT_PERIPH. Функция void plc_boot_mode_enter(void). Если это сделать нет возможности, то можно залить сгенерированный проект вручную по адресу 0x08008000 StLinkom и затем просто подключится к нему из Beremiz. 2. Обязательно, без него работать не будет. 3. Залить проект Runtime в МК, подключится к МК из Beremiz и залить туда еще то что генерирует Beremiz.
  5. ADSP-21XX Ez-kit Lite
  6. PESD5V2S2UT W78E516DPG plcc atmega32a-au (tqfp) stm32w108cbu63tr stm32l152rbt6 tms320f2801pza at89c51ed2 (plcc68) lsm303dlm apQ84SN06A STS1NK60Z AD7714YN dip LT1076CT Дисплей DOGL128W-2
  7. Вроде этот, но не уверен давно дело с ним имел... ec2.zip
  8. возможен обмен
  9. ADSP-21XX Ez-kit Lite - полный комплект, диск с ПО, коробка + AD1847 в подарок ПО на диске - Limited version(8k) Забирать -> РБ, Минск https://content.onliner.by/forum/639/570/18...8bf83b78220.jpg
  10. Добрый день. Как подключить контроллер SD-карты sdps в XPS PlanAhead? В списке ядер не нашел. Спасибо.
  11. C PlanAhead лучше работать добавляя IP-ядра проектов в XPS (xilinx platform studio). Проект исчез, т.к. сайт закрыт. На сайте фирмы где брал модуль есть проект http://www.axonim.by/ru/products/Processor..._AX-SoM-XC7Z020. Но он вам не подойдет т.к. это базовый (нулевой) проект для модулей AX-SoM-XC7Z020.
  12. Как правильно подключить *.ngc сгенерированный CoreGen к PlanAhead -> XPS, если просто скопировать XPS ругается на отсутствие vhdl файла, если скопировать туда же файл vhdl сгенерированный CoreGe, то ругаться перестает, но уже planAhead выдает ошибку такого рода [NgdBuild 604] logical block 'module_111_i/axi_stream_generator_0/axi_stream_generator_0/axi_fifo_32b_inst' with type 'fifo_generator_v9_3' could not be resolved. A pin name misspelling can cause this, a missing edif or ngc file, case mismatch between the block name and the edif or ngc file name, or the misspelling of a type name. Symbol 'fifo_generator_v9_3' is not supported in target 'zynq'. Подключить пытаюсь файл CoreGen из этого примера
  13. Чет никак не могу понять что за глюки в работе dma. Беру стандартный пример все работает, только там пример гоняет одно и тоже туда-сюда. Как данные в передаче, появляются какие-то непонятки. Вот результат работы примера Тут добавил сброс DMA перед отправкой стало лучше Тут отправляю данные пачками с разными данными (числа от 0 до 80) Т.е. как я понял 20 байт из предыдущей посылки, ходя такого быть не должно Проект https://yadi.sk/d/300_ExrCmACZW За основу брал этот проект https://github.com/fpgadeveloper/zc706-axi-dma-fifo Нужно просто передать данные из плис в проц, как проще сделать, можно ли без ДМА?
  14. Скорее всего кокой-то буфер накладывается на данные (выходит за свои пределы).