Jump to content

    

sleep

Свой
  • Content Count

    77
  • Joined

  • Last visited

Community Reputation

0 Обычный

About sleep

  • Rank
    Частый гость

Контакты

  • Сайт
    http://
  • ICQ
    0

Информация

  • Город
    msk
  1. Работали с ними. Нормальные ребята, сотрудничество позволяет ускорить некоторые процессы. Имеют выходы на широкий список провайдеров IP и фабрик. Разумеется, есть плюсы и минусы, надо обдумывать свои шаги.
  2. Попробуйте set_top_implementation_options -block_references ... Или create_block_abstraction Особенно хорошо, если используете топо режим.
  3. Доброго времени суток! В нашем случае, получается, для новых дизайнов побеждают (в этой терминологии) прогрессивные RTL-кодеры. SV используется вместе с Verilog. У коллег иногда возникало желания вытащить серьезные интерфейсы и на верхний уровень, но это показало себя не очень friendly к иерархической разработке топологии. Как я понимаю, в глубине всё это применяется. Использовали 2014.09 релиз указанных выше вещей. Работает.
  4. Я бы задал так: Код# main source clock # define clock period here create_clock -name i_clk_50MHz \     [get_ports clk] \     -period 20 # first div 2 clock create_generated_clock -name i_clk_25MHz \     -source [get_ports clk] \     -divide_by 2 \     [get_pins clk_25_reg/q] # second div 2 clock create_generated_clock -name i_clk_12_5MHz \     -source [get_ports clk_25_reg/q] \     -divide_by 2 \     [get_pins clk_12_5_reg/q] в результате все триггеры делителя должны быть "обконстрейчены" и на них должен просчитываться setup+hold. Т.е. второй вариант.
  5. Изготавливаемся и на Микроне по 0.18um уже несколько лет. Сейчас проблем грубого плана почти нет. Используемые опции техпроцесса работают, в целом. Имеются, конечно, вопросы по повторяемости спайс-параметров между запусками. Модели не обновляли, насколько я помню, еще со времен STM. Их точное соответствие реалиям - вопрос тот еще. Приходится учитывать при проектировании, перезаклад. При этом при измерении попадаем в расчетные параметры. Цены, как правильно сказали выше, вне здравого смысла, формируются явно не из рынка. yield так себе, чуть более плох, чем с минорными зарубежными фабриками. Ну и не сравнить, например, с мейджорами типа TSMC.
  6. По первой части. Обычно делаем как-то так (Encounter). [Физические библиотеки не рассматриваю, очень крупными шагами] Загружается синтезированный нетлист + .lib (tlf) на все используемые библиотеки. Делается P&R. Экстрагируются паразиты. Считается тайминг (например, командой timeDesign), выгружается sdf (write_sdf). Далее этот post-P&R нетлист с sdf загружается в логический симулятор (IUS).
  7. Цитата(Shivers @ Oct 16 2014, 19:18) SM У меня нет 28нм. Но слухи ходят всякие разные - и об ужесточении рулов, и о фиксированных затворах, которые уже нельзя изогнуть буквой зю. Да и мало ли чего -вот и спрашиваю, вдруг, к примеру, на 28нм нельзя слабые транзисторы делать. Т.е. Вы попали в точку - не хочется делать элемент, который потом не удастся отмасштабировать. А так, моделирование, топология и характеризация на 65нм - все делаю, получается, работает. Начиная с 40 нм, действительно, есть особенности по требованиям по ориентации поликремния. В 28 нм, например, он в должен быть расположен регулярно и в одном направлении в чипе.
  8. Вообще странно, такого не замечалось за DC, уж очень разные варианты падения. Может попробуете более стабильную версию DC? У Вас D-2010.03-DWBB_1010 Уже есть E, F релизы. К тому же проверьте, что подключаете foundation.sldb в $link_library.
  9. > Ммм.... А что такое SS, TT и FF? :-) Насколько я помню, S/T/F говорит об угле техпроцесса при характеризации p/n МОП транзистора. Если SS, TT и FF - значит, оба типа транзисторов в одинаковых условиях. > Модели для углов SS, TT, FF у меня дают очень большое различие по утечкам - почти 2 порядка между SS и FF. Чем глубже в субмикрон, тем таким делам всё меньше удивляешься : ) Там уже начинаются интересные углы типа (FF, +125C), (SS, -40C), которые на транзисторах с HVT/LVT порогами дают разные аномальные быстродействия.
  10. На рисунке, действительно, инвертированный относительно SDC клок. Чтобы его инвертировать, добавьте в create_clock ключик -waveform {5.0 10.0}
  11. Цитата(BarsMonster @ Sep 1 2011, 13:48) Я и говорю про интертную среду. Если пластины таскать через воздух между операциями - на них же будет слой окисла каждый раз нарастатать... И эти 2-3нм оксида - уже должны влиять на многое... Попробуйте почитать про SMIF-контейнеры и кластеры в микроэлектронных технологиях.
  12. Я не занимаюсь разработкой печатных плат, так что что-то конкретное по Вашему вопросу мне ответить сложно : ) Цитата(mmc @ Apr 12 2011, 04:24) слышал что на сайте алалог девайс и тексас инструментс есть прям методика расчета фильтров для скоростных СБИС, но с первого подхода не нашел. Может вы подскажете
  13. Доброго времени суток! "Ребята" заводят с улицы в чип частоту выше 100МГц? Нет возможности в чипе завести PLL, умножать частоту внутри, а с улицы подавать только опорную частоту? Для серьезных проектов так чаще делают, насколько я встречался. Исключения - различные чисто интерфейсно-протокольные фишки... Если "ребята" грамотные - то они предоставят данные по мощности их клоковых деревьев и чипа для максимальных расчетных частот - это как минимум. Данные по мощности в топологии как-то более-менее реалистично можно получить после построения клоковых деревьев. Дело фильтрации помех по питанию в чипе решается путём проектирования грамотной сетки питания. Она должна обладать минимальным R, "максимальным" C. Параметры сетки питания обсчитываются соответствующими тулами. Например, как эта пресловутая мощность просаживает спроектированную сетку питания(IR-drop), какое влияние такая просадка оказывает на быстродействие/шумы чипа. В чип, как правило, можно вставить дополнительные развязывающие емкости (DECAP) соответствующих номиналов. Вы же, судя по всему, тоже должны предусмотреть дополнительные емкости соответствующих номиналов для фильтрации локальных просадок. Спрашивайте : ) Что знаю - постараюсь ответить. Цитата(mmc @ Apr 8 2011, 06:41) ну я вообще правильно подошел к делу? ситуация следующая, ребята проектируют цифровую СБИС,которая будет тактироваться генератором импульсов с частотой выше 100 МГц, выполнять какие то операции (в цифре)... моя задача сделать экспериментальную плату, которая насаживается на отладочную плату ПЛИС, встал вопрос цепи питания... если я не ошибаюсь, то главная задача цепи питания скоростных СБИС, это фильтрация высокочастотных помех, генерируемых этой СБИС. вот я и решил узнать диапазон этих помех и возможную мощность... на каком этапе проектирования можно определить эти параметры?
  14. Цитата(mmc @ Apr 6 2011, 09:35) извините за вторжение, у меня тоже вопросик-при проектировании цифровой СБИС в кэйдэнс, можно ли спрогнозировать какие шумы она будет создавать в цепи питания? или может это больше теоретический вопрос, тогда не могли бы вы подсказать нужную литературу Думаю, стоит смотреть в сторону тула Celtic, .cdb моделей для интересующих ячеек - это по шумам SI. Для анализа сетки питания для цифры используется ETS. Но, насколько я сталкивался, анализируют просадки и электромиграцию для цифры. Защищаются грамотной сеткой и расстановкой DECAP. Шумы по питанию смотрят в аналоговых делах только вроде...
  15. Про потребление - для серьезных чипов много зависит от конкретного теста, прикинуть порядки цифр в различных режимах работы схемы абсолютно реально. Про частоту - если использовать не сильно тупые wire-load models, или топологические представления в синтезе (тут всё зависит от вендора тула), то понять максимально достижимую частоту и узкие места чипа по таймингу тоже можно. Также современные синтезаторы могут оценить сложные места для трассировки (congestion) на реальной планировке кристалла, могут оптимизировать логику схемы, чтобы эту трассировку упростить.