Перейти к содержанию

goryn

Участник
  • Публикаций

    11
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Посетители профиля

262 просмотра профиля
  1. Подскажите пожалуйста, как мне соединить две платы Xilinx VCU118 так, чтобы у них был общий клок? На плате есть два SMA разъема для входных клоков (1.8V). Откуда брать выходные клоки? Спасибо!
  2. Всем привет. Подскажите, как в Vivado 2017.2 заставить работать UartLite на частоте 32500? В ISE достаточно было сделать изменения в .mhs файле. А что делать в Vivado?
  3. Здравствуйте! Нашли ли Вы решение проблемы с аккумулятором с плавающей точкой? У меня весь дизайн с плавающей точкой, и в одном месте есть аккумулятор. Что бы я ни пробовал, проект из Sysgen не просчитывается и дает ошибку. Как только я сделал аккумулятор с фиксированной точкой, все стало прекрасно работать. Удалось ли кому-нибудь заставить работать аккумулятор с плавающей точкой из-под Системного генератора?
  4. Оно, конечно, спасибо, не че делать-то?
  5. Так это даже не ТЗ, а начало для разговора. Нужен софт, такой, чтобы по произвольной кривульке в звуковом диапазоне получить коэффициенты для фирфильтра. Кривулька довольно плавная (не ругайтесь!!), на ней торчат пики с добротностью не выше 30. Приемлемый интерфейс - это такой, чтоб кривульку можно было бы легко нарисовать и редактировать. Количество коэф - 4096. Есои использовать мультибанд, то 30 полос вполне хватит. Так как я в этом не корифей, то не знаю - может, есть более изящное решение. Спасибо!
  6. Господа! Может, у кого есть 30 - полосный эквалайзер с приемлемым интерфейсом, чтобы на выходе были 4096 коэфф. для фирфильтра. Идеально было бы, чтоб написан в CVI. Может, у кого есть готовый, а если нет - то сколько стоит разработать??? Спасибо!
  7. Господа, может, кто сталкивался с такой проблемкой - дизайн на V5 sx50t (плата xilinx ML506) - для разводки требуется НЕСКОЛЬКО суток, в то время как на ML402 (там камень V4 sx35) тот же дизайн разводился за 7 часов. Оптимизационные файлы - те же. Пакет - ise 9.1.03.
  8. Господа, помогите!!! Не понимаю, что происходит: у меня огромный проект в ЕДК (8.1), на плате ML402 (Xilinx), занято около 70 процентов Lut-ов. Связь пикоров с процессором по FSL. Все работало прекрасно, но иногда проект грузится правильно, иногда - нет. Каждый из пикоров в отдельности работает правильно. Соединяю вместе - глючит. Добился устойчивой работы, изменил проводок в одном из блоков, к регистрам отношения не имеющем, и все опять сломалось. Такое ощущение, что при определенном объеме дизайна начинает глючить FSL. Возможно ли такое? И если да, то как с этим бороться?
  9. Господа! Очень нужен совет! Подскажите, существует ли какой-нибудь гуманный способ ускорить проект, сделанный в системном генераторе? У меня огромный дизайн на Virtex 4 sx35, куча пикоров для EDK, и не могу подняться выше 100 мгц. Можно ли включить ретайминг из систем.генератора? Или, может быть, проект можно куда-то портировать и ускоряться оттуда?