Jump to content

    

faa

Свой
  • Content Count

    739
  • Joined

  • Last visited

Community Reputation

0 Обычный

About faa

  • Rank
    Знающий
  • Birthday 07/27/1961

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array

Recent Profile Visitors

4053 profile views
  1. Постоянно делаем многолистовые схемы. Есть схемы с повторением листов, т.е с повторением частей схемы. На верхнем уровне эти листы подключаем к разным цепям, нетлист формируется правильно, КЗ и пересечений не замечено. По нумерации листов: ЕМНИП, нумерация листов идет по внутренней последовательности, которая определяется таймштампом листа (т.е. временем создания). Причем, номера листа присваивается сразу при создании листа. Может сейчас в ветке master это перепилили - там в программерах появилось много новых лиц и еще больше идей ;) Я сижу на ветке 5.1 - там, КМК, поведение при нумерации листов не изменилось. Т.о. разбивку схемы по листам приходится продумывать до начала рисования. Я обычно на корень кидаю листы в нужной мне последовательности. Если уровней больше двух, то сначала шагаю внутри листа по иерархии. Госту не совсем соответствует (там надо по листу сверху-вниз, слева-направо), но при печати и для понимания схемы, ИМХО, правильнее получается. Т.е. на корне номера листов с пропусками, если на некоторых листах уровней больше одного. Далее заполняю листы, а потом уже соединяю их по иерархии и на корневом. Пример с использованием одного файла схемы для 4 разных листов прикрепил. Пример иерархии листов прикрепил, номера листов сверху вниз. ГОСТ допускает иерархические метки, только сами метки в кикаде не соответствуют ГОСТу. По ГОСТу надо стрелочки, но там есть послабления при машинном черчении. Нормоконтроль не сильно бухтит. Вписать на _окончательной_ схеме номера листов в прямоугольники листов можно текстом. Я там еще пишу текстовку, интересную мне. Пример прикрепил. Не замечал изменение нумерации листов при перетаскивании прямоугольников листов.
  2. И где это написано? ЗЫ: мы их очень давно используем и не знаем об этом ;)
  3. NB6L11 можно, если jitter и skew устроит. По входу может LVPECL, LVDS, CMOS. Если swing нужен больше (пр длинном кабеле или больших потерях в нем), то 10EP89 - у нее до 800мВ, но с джиттером похуже. На приеме балун нужен на трансформаторе типа TC1-1-13 и та же NB6L11. Стыковка LVPECL с LVDS есть в апнотах от OnSemi.
  4. back drill - гуглится сразу. Отвечаю по порядку: Головой разработчиков и глазами. А при выпуске герберов есть соответствующие галочки, если вдруг они (разработчики) пропустили. Вывод в какой файл? pdf нужен? Меню Файл - Печать. Все в цвете и алфавитном порядке имен слоев, слой на страницу. Нет. Для одинаковых каналов схема одна, вернее файл схемы. Листов столько, сколько каналов. Все эти листы с каналами ссылаются на один файл. Можно иерархически. ЗЫ: Есть вполне приличная документация. Стоит прочитать, для начала можно по диагонали. Роликов на youtube полно, некоторые полезно посмотреть.
  5. А по джиттеру, разбегу-повторяемости какие требования?
  6. Года так с 2007 применяем в реальном производстве. Почему на kicad смотрели? Уж очень он был похож на старый-добрый RACAL-REDAC. И под линуксом работал без костылей. ;) Сначала пришлось озаботиться кириллицей, форматками и прочим - чтобы ГОСТу соответствовать и с нормоконтролем бодаться. Добавили, закоммитили. Потом понадобились всякие макросы (повтор операций, выравнивали длин линий в полуручном режиме и т.п.), длины линий в чипе. Реализовали, закоммитили. Потом к разработке подключились умельцы из ЦЕРН и в kicad появились pns-трассировка, автоматическое выравнивание линий по длине, диф.пары, автовыравнивание в диф.паре. Сейчас остро не хватает обратной сверловки для мультигигабитных линий ;) Думаем, как это реализовать без лишних усилий. А то запрос в kicad-сообществе остался без ответа. Примеры наших изделий тут были. Если интересно, могу еще скинуть. В реализованных проектах и 24 слоя есть, и многоканальность, и СВЧ, и скоростные линии и т.д.
  7. В pcbnew правый тулбар, третья сверху кнопка - выбрать, потом на футпринт нажать - покажет все его не разведенные связи.
  8. В настройках есть изменение толщины соединений (kicad 5.1.4). Смотреть тут - Толщина проводника: Нет. Или все или ничего. Но можно по модулям (футпринтам) включать.
  9. Поддержка ГОСТ (форматка) есть в обычном kicad. ГОСТ-сборка (kicad-gost) уже не нужна. Библиотеки (для схемы) нужны с УГО по ГОСТ - тут придется поработать, но кое-что есть на просторах интернета. Перечень элементов можно сделать через kicadbom2spec от К.Барановского.
  10. Вот тут все расписано. Смотреть G1 и S4
  11. После перехода на 2017.4 готовили в ней, а шили в 17.2. Потом перешли на 2018.х. Там тоже были некоторые бубны, но это немного другая история (с шитьем не связано).
  12. ИМНИП, с Vivado 2017.4 были проблемы с шитьем, но нормально шилось 2017.2. Цинки 10, 20 и 45, флешки разные - от N25Q128A (1.8 и 3.3 В) до S25FL512SAGMFIR. С 2018.х проблем не наблюдал (но требует JTAG-режим). Скрипт для генерации fsbl: #!/bin/sh if [ $# -ne 1 ]; then echo "Usage: gen_fsbl.sh <file.tcl>" exit 1 fi hsi18 -mode batch -nolog -nojournal -source $@ rm -rf .Xil # для некоторых версий надо переименовать для порядка - генерят executable.elf # mv ../fsbl/executable.elf ../fsbl/fsbl.elf cp -f ../fsbl/fsbl.elf ../soft/boot/ tcl: set hwdsgn [open_hw_design ../hw/top_d3.hdf] generate_app -hw $hwdsgn -os standalone -proc ps7_cortexa9_0 -app zynq_fsbl -compile -sw fsbl -dir ../fsbl Скрипт для генерации образа и шитья: #!/bin/bash btg18 -image boot.bif -o boot-new.bin -w vpf18 -f boot-new.bin -fsbl fsbl.elf -flash_type qspi_single -blank_check -verify На первый экземпляр проделываем все, потом только шьем vpf18 -f boot-new.bin -fsbl fsbl.elf -flash_type qspi_single -blank_check -verify
  13. Номиналы Rpu велики. См. стр.10-11 DS. И стр. 15-16 для расчета Tplh и Tphl там же. Ну и AN11127 поможет.
  14. Для vivado скрипт есть. с перебором стратегий. Приаттачил. vivado-synthesis-and-implementation-strategies-2018.tcl
  15. Одну из (квадратную) надо сделать SMD - будет нормально обходить.