Raven

Дайте знать, чем ваша эпопея закончилась.

Сегодня проверил - все отлично работает. Детали: OS: Win10 inside VirualBox VM IDE: Altera Quartus 13.sp1, x64 (это чтобы старшие покрываемые этим Quartus'ом семейства синтезировались, напр., Arria V) HW: WaveShare CoreEP3C16 + USB Blaster V2

Возможно совершенно честное решение для Xilinx, поддерживающее IMPACT и ChipScope. Его можно приспосабливать к имеющейся базе (микроконтроллер или FTxxx чип, или еще что). Оно основано на такой слабодокументированной вещи, как XVC (Xilinx Virtual Cable). Думаю, что Digilent'овские адаптеры работают по такой же схеме. Подробности тут: Программатор для ПЛИС Xilinx на AT90USB162.

Update: сейчас повнимательнее посмотрел описание обоих бластеров на сайте WaveShare - они оба построены по схеме FT245 + CPLD + LevelShifter. Так что надо брать тот, что V2. Если все же страшновато, то могу проверить, как он работает в виртуальной машине c Win10.

Вам просто нужен правильный китайский клон USB Blaster'а. Тот, что вы упоминаете в начале топика - сделан на основе микроконтроллера. А есть клоны, более точно копирующие оригинал: FT245 + CPLD. Содержимое PLD-шки уже давно известно, и вот такие клоны ведут себя абсолютно точно так же, как и фирменные USB Blaster. Т.е., если они не заработают, то и с фирменным будут проблемы (чего быть не должно). Сейчас на память не скажу, но какой-то из WaveShare'вских бластеров вроде был сделан именно по такой схеме (v1 или V2, который вы упоминали - не скажу). У меня дома есть один, могу глянуть содержимое. Работает, кстати, лучше оригинала :)

Цитата(jcxz @ Mar 28 2018, 12:44) Опять-же - всё это время сигнал CTS никак не шевелится! Так может, hardware flow control (RTS/CTS) нужно еще и специально активировать? А по умолчанию он без него старается вывезти, да не получается.

Раз оба сигнала проходят через один буфер, и разрыв второго сигнала лишь уменьшает вероятность проблемы, то вывод очевиден - проблема в работе этого буфера. А как устроено у вас питание этого буфера? Впечатление такое, что он просто не справляется с двойным потоком переключений, и клоковый канал начинает нарушать временные параметры синросигнала. PLL, однако, это чувствует и жалуется.

А с JTAG'ом-то что? Я бы на нем сосредоточился, тем более, что JTAG-конфигурирование в FPGA имеет приоритет над всеми остальными видами конфигурирования.

1) Каким софтом пользуетесь? 2) Что дает первичная энумерация JTAG-цепочки? Какие TAP'ы распознает? Дело в том, что IDCODE - это инструкция, примененная по умолчанию после выхода из Test-Logic-Reset, нужно просто перейти в Shift-DR и считать содержимое IDCODE (что и делает процедура первичного опроса цепочки, среди прочего).

Цитата(new123 @ Jan 18 2018, 21:52) У меня была идея, загрузить конфигурационный bsdl файл у альтеры. Поменять там пины местами в настройке и попробовать стартануть в Universal Scan или подобных программах, JTAGProbe например. BSDL-файл - он не конфигурационный, а описательный. Не вздумайте в нем что-то менять - это равнозначно самообману.

Цитата(new123 @ Jan 18 2018, 18:28) Пришла шальная идея, что у меня там в плате сидит NiosII. Пытаюсь проверить теорию. Тогда бы хоть понятно было, чего jtag не отвечал Наличие или отсутствие NIOS'а, равно как и любой другой загруженной конфигурации в FPGA, никак не может влиять на работу JTAG (отладка NIOS в Eclipse, кстати, как раз через JTAG и ведется). Просто что-то другое у вас не так на JTAG-интерфейсе. Начинать надо с проверки контактов и соединений.

Цитата(new123 @ Jan 15 2018, 17:51) например хозяин до меня поменял каким то образом местами TDI и TDO JTAG Нет, это невозможно. Более того, JTAG пины, как правило, выделены только под свою функцию. Лучше расскажите, какой софт опробовали и каковы результаты энумерации вашей JTAG-цепочки. А то ведь могут разные варианты: JTAG-разъем другой МС (не FPGA, а PLD, например), или вам пока не удалось добиться его работоспособности, и т.п.

Цитата(Plain @ Dec 22 2017, 21:00) Бюджет моей схемы по ценам Компэл: ... Итого: 62,03 руб. Погрешность в указанном диапазоне 0,5%. Вообще интеграция идеи Орленка с требованием ТС о коммутации мне понравилась. НО! Номинал 4.7k в эмиттерной цепи, сдается мне, маловат может оказаться. Особенно с точки зрения минимизации температурной зависимости. Тут разнонаправленные зависимости - точность и температурная зависимость. Нужны хотя бы простые аналитические выкладки, чтобы принимать решение. Цитата(@Ark @ Dec 22 2017, 21:08) Raven, Вы не задумывались, как же вообще что-то измеряют, при наличии, практически, везде синфазных 50Гц на парах проводов? Дык, в первую очередь как раз и стараются ее, эту синфазу, убрать из влияния на первичный измеритель (то бишь, измерять разность напряжений). Это если по-человечески подходить. Но можно, конечно, и по-другому: набрать самплов, а потом еще небольшую DSP-обработку прикрутить, для компенсации влияния, временного сдвига, оценок и т.п.. Оно, конечно, можно и так . Вот только зачем наворачивать там, где достаточно нативно это компенсируется аналоговым методом? Микроконтроллеру еще останется, чем позаниматься.

Цитата(Arjun @ Dec 22 2017, 20:34) А "дифференциальное напряжение" можно найти просто выполнив операцию "вычитание" в микроконтроллере Ага, особенно при синфазной 50 Гц синусоиде на парах проводов . Результаты вычитания будут для разных самплов, со всеми вытекающими.

Цитата(Tanya @ Dec 22 2017, 20:25) Как посмотреть... Можно и эмиттерным повторителем назвать..., задающим ток коллектора. IMHO, это ОБ в чистом виде. Эмиттерным повторителем называть никак нельзя, во избежание терминологического хаоса. Цитата(Tanya @ Dec 22 2017, 20:25) Правильнее будет считать это генератором тока, управляемым напряжением. Генератор тока для коллектора - так это и есть одно из свойств каскада ОБ. Если оперировать единицами функциональной схемы - то конечно, можно назвать и генератором тока, управляемым напряжением. Никакого противоречия. А вот вопрос о температурной стабильности пока остается открытым, IMHO. Как и для любого простого транзисторного каскада. Надо заглянуть в классические книжки - что там для улучшения ТКС ОБ предлагали.