Maksim

Нет

где про это можно прочитать, или увидеть?

to Bad0512: это не принципиально, кто первый мастер или слэйв - на сайте xilinx про это сказано. Тут дело в бинарнике который сделан PROMGEN его первый образ в точности как у плис №1 , потом идёт вставка около 20 байт потом начинается бинарник второй плис и опять он в неизменном вид в конце всего опять 20 байт. По идеи первый бинарник уже должен отличаться от исходного бинарника первой плис, а этого не происходит. Поэтому и вопрос если кто делал такую загрузку, посмотреть как отличаются бинарники - исходные и после обработки PROMGEN

см. стр. 149 UG380 и любого другого семейства (для последовательной загрузки)

с пином(DOUT) всё нормально, он не используется DONE на первой ПЛИС, не должен появляться пока вся цепочка не загрузится. Тут, что-то в общем бинарнике

Есть два ПЛИСа. Загрузка от процессора. Загружается только первая. На выходе DOUT никаких данных нет. Через JTAG все работает. Общий бинарник собран $PROMGEN -w -p bin -o fpga.bin -u 0 fpga1.bit fpga2.bit Кто нибудь применял такой метод загрузки? Куда копать... P.S. Для всех Pipe done выставлен, drive done установлен только для ПЛИС 1 (в соответствии ug380)

"точные нетлисты и lut эквиваленты доступны уже достаточно давно" И где такое доступно?

https://ru.m.wikipedia.org/wiki/Регистр_сдв...обратной_связью

В слэйв режиме вы сами контролирует загрузку. Что хотите, то и грузите

Done с Диодом нормально. Он открытый коллектор

Уберите ПЗУ, руками сделайте prog и смотрите на реакцию init. Методом исключения найдёте кто работает неправильно

Ну, и, ладно. Пусть дальше работают телепаты...

Что значит практически появляется? Становится все менее понятно, что происходит. Настройки для генерации битового потока по умолчанию стоят?

Вроде не проходит этап очистки конфигурационного ОЗУ внутри ПЛИС?! Если после prog'а нет перехода init 0 ->1

Меняйте плисину.