Перейти к содержанию

    

_sda

Свой
  • Публикаций

    2 700
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о _sda

  • Звание
    Утомлённый солнцем
  • День рождения 07.01.1947

Контакты

  • Сайт
    http://
  • ICQ
    426466501

Информация

  • Город
    г.Донецк ДНР

Посетители профиля

10 007 просмотров профиля
  1. У меня сейчас в работе три платы, на мой взгляд уж очень маловероятно что на всех...
  2. Сейчас не смогу ответить, завтра гляну.
  3. Интерлив родимый. Различий особых нет, диффпары идут рядышком друг к другу, максимальный разброс по длине 8мм. Да, у меня 2 АЦП и иголки всегда идут с одной микросхемы. АЦП менял.
  4. Для эксперимента допаял 2шт по 100мкф - результат нулевой. Да, питание идёт напрямую. Для измерения тока при отладке запаивается 0,01ом, потом шунтируется медной шиной. А всё таки вы меня натолкнули на интересную мысль, спасибо! Завтра проверю.
  5. Смотрел осциллом в ждущем режиме, триггер устанавливал на +-20мв от постоянной составляющей. Триггер ни разу не сработал.
  6. Нет, не танталы. Сухие конденсаторы по 10 мкф+ 0,1 мкф. Тип сейчас не помню.
  7. А констрейны то здесь при чём? Они должны быть разными для непрерывного радиосигнала и для импульсного??? Ведь непрерывный радиосигнал идёт без проблем. А разницу в токе потребления ядра кто то может объяснить?
  8. Конечно. А при чём здесь,на ваш взгляд, питание ядра? Но ведь десяток плат вышли и с этой топологией, и с номиналами. Почему непрерывный радиосигнал идёт без проблем???
  9. Ну что, мои пляски с бубном вокруг питания приёмников LVDS завершились ничем. Никак не влияет на ситуацию. А вот если приподнять напряжение питания ядра Виртекса на 80 мВ (увеличив его до 1,08В) - иголок становится заметно меньше, но совсем не пропадают. Выше поднимать стрёмно. Если питание уменьшить хотя бы до 0,98В - иголок становится на порядок больше. Питание подаётся по полигону, земля - полигон, кондёров уйма. Ещё заметил что при одном и том же содержимом FPGA есть различие в токах потребления ядра Виртекса. В старых платах, где иголок не видел на 1А потребление больше чем в новых. О чём это может говорить - х.з. Может китайцы чего сэкономить решили, на непрерывных радиосигналах никаких проблем нет. А пока опускаются руки... +1V0 FPGA1 (№4 = 4,2А;№12 = 3,2А)
  10. Ничего, у моего тектроникса полоса 200МГц, даже пытаться не стоит. Да какая тут взаимосвязь? Если с бородой физика понятна, то причина появления иголок длительностью 1 такт мне не ясна. Я пошаманю завтра с питанием приёмников LVDS, очень надеюсь на положительный результат.
  11. Именно такой статистики у меня нет, я шагал сразу по 5 дискрет. А в остальном примерно верно, за исключением того что борода появляется и исчезает не сразу, а имеется плавный переход. Но что это нам даёт?
  12. 1). О бороде. При движении от левого края глазка к правому сначала она пропадает, при продолжении движения внутри глазка её нет и при приближении к правому краю снова возникает уже в другом месте. Весь глазок занимает примерно 30 дискрет фазы, просто вместо того чтобы показывать 30 картинок я показал левый край глазка, правый край и его центр. 2). Иголки в указанных битах присутствуют при любой фазе внутри глазка. Длительность иголки всегда 1 такт (909 пикосекунд).
  13. Я как раз вчера колдовал с питанием цифры АЦП - результат нулевой. А вот насчёт питания 2,5В в FPGA как то не подумал, а шина то LVDS... Вполне может оказаться что собака зарыта именно здесь. Спасибо!
  14. Увы, ничего этого мой АЦП не умеет(ADS54RF63). А то что я показываю картинки с выхода логарифма - поверьте, я скрупулёзно прополз все цепи до самых входных ножек и уверен что проблема существует в самом начале пути данных по FPGA. Последняя картинка тому подтверждение.
  15. Обычная шина DDR 12 бит. На четвёртой картинке видно что иголки возникают уже после окончания радиоимпульса на фоне шумовой дорожки. Сам радиоимпульс в кодах имеет амплитуду примерно 150...200 единиц кода. При увеличении уровня баг остаётся. Не, это пройденный этап, ещё на этапе разводки первой платы длины выравнивались...